東京高等裁判所 平成３年（行ケ）１２５号 判決 1994年4月07日
アメリカ合衆国ニューヨーク州アーモンク１０５０４
原告
インターナショナル・ビジネス・マシーンズ・コーポレーション
同代表者
ハワード・ジー・フィゲロア
同訴訟代理人弁護士
田倉整
同弁理士
頓宮孝一
同
岡田次生
同
澤田俊夫
同訴訟復代理人弁護士
田倉保
同弁理士
市位嘉宏
東京都千代田区霞が関３丁目４番３号
被告
特許庁長官 麻生渡
同指定代理人
林紘樹
同
奥村寿一
同
松尾浩太郎
同
関口博
主文
原告の請求を棄却する。
訴訟費用は原告の負担とする。
この判決に対する上告のための附加期間を９０日と定める。
事実
第１ 当事者の求めた裁判
１ 原告
「特許庁が昭和６０年審判第１５９１７号事件について平成２年１２月１３日にした審決を取り消す。訴訟費用は被告の負担とする。」との判決
２ 被告
主文１、２項と同旨の判決
第２ 請求の原因
１ 特許庁における手続の経緯
原告は、名称を「記憶装置直接アクセス装置のための拡張アドレシング装置及び方法」（後に「記憶装置直接アクセス装置」と補正）とする発明（以下「本願発明」という。）につき、１９８１年８月１２日アメリカ合衆国特許商標庁を受理官庁として特許協力条約に基づく国際特許出願を行い、昭和５８年４月１２日に特許法１８４条の４第１項規定の明細書、請求の範囲及び図面の日本語による翻訳文を特許庁長官に提出したが、昭和６０年５月２２日拒絶査定を受けたので、同年８月７日審判を請求した。特許庁は、この請求を昭和６０年審判第１５９１７号事件として審理した結果、平成２年１２月１３日、「本件審判の請求は、成り立たない。」との審決をし、その謄本は平成３年２月２０日原告に送達された（なお、出訴期間は９０日附加された。）。
２ 本願発明の要旨
第１の複数ビットのアドレス信号を搬送するアドレス母線を有するプロセッサと、前記第１の複数ビットよりも小さいビット数である第２の複数ビットのアドレス信号を取扱い且つ複数の選択的に動作可能なチヤネルによって記憶装置をアクセスする手段を構成するために前記アドレス母線に接続された記憶装置直接アクセス手段と、前記各チヤネルに対応して前記記憶装置直接アクセス手段に個別に接続され複数の入出力機器とでアクセス承認の信号を伝達するための複数の線とを有する記憶装置アドレス制御装置において、
(a) 前記第１の複数ビットと前記第２の複数ビットとの差に等しいか又はこの差より小さいビット数であり前記複数のチヤネルが前記記憶装置にアクセスするための第３の複数ビットのアドレス信号を、前記プロセッサから書き込み可能且つ個別に前記アドレス母線に読み出し可能とするように前記アドレス母線に接続された、前記複数のチヤネルに個別に対応する複数のプログラム可能レジスタと、
(b) 前記線上のアクセス承認の信号に応働して該ラインに対応する前記プログラム可能レジスタを選択し、前記チヤネルの動作に応働して該選択されたプログラム可能レジスタに書き込まれた前記第３の複数ビットのアドレス信号を前記プログラム可能レジスタから前記アドレス母線に与えるようにゲートする復号手段、とを具備する記憶装置直接アクセス装置。（別紙図面１参照）
３ 審決の理由の要点
(1) 本願発明の要旨は前項記載のとおりである。
(2) 本願の出願の日前に頒布された特開昭５３－５８７３１号公報（以下「引用例」という。）には、「電子計算機のメモリアドレス拡張方法」が記載されており、その第２図に「ベースレジスタによるメモリ拡張方法」が記載されている。
(3) 本願発明と引用例に記載されたものを対比すると、本願発明の「第１の複数ビットのアドレス信号を搬送するアドレス母線を有するプロセッサ」は、引用例の「中央処理装置」に対応し、本願発明の「第２の複数ビットのアドレス信号を取扱い且つ複数の選択的に動作可能なチヤネルによって記憶装置をアクセスする手段を構成するために前記アドレス母線に接続された記憶装置直接アクセス手段」は、引用例の「ダイレクトメモリアクセスチヤネル」に対応し、本願発明の「前記複数のチヤネルが前記記憶装置にアクセスするための第３の複数ビットのアドレス信号を、前記プロセッサから書き込み可能且つ個別に前記アドレス母線に読み出し可能とするように前記アドレス母線に接続された、前記複数のチヤネルに個別に対応する複数のプログラム可能レジスタ」は、引用例の「ベースレジスタ」に対応するから、両者はともに、プロセッサと記憶装置直接アクセス手段とプログラム可能レジスタとを有し、記憶装置直接アクセス手段のアドレスを拡張するためにプログラム可能レジスタを用いてアドレスビットを付加するものである点で一致している。
しかし、本願発明の「記憶装置直接アクセス手段」（以下「ＤＭＡ手段」ともいう。）は、「前記第１の複数ビットよりも小さいビット数である第２の複数ビットのアドレス信号」を取り扱うが、引用例の「ダイレクトメモリアクセスチヤネル」（以下「ＤＭＡチヤネル」ともいう。）は、物理アドレスのビット数より少ないビット数のアドレス信号を取り扱う点（相違点<１>）、引用例には、「前記各チヤネルに対応して前記記憶装置直接アクセス手段に個別に接続され複数の入出力機器とでアクセス承認の信号を伝達するための複数の線」に関する記載がない点（相違点<２>）、本願発明の「プログラム可能レジスタ」は、「前記第１の複数ビットと前記第２の複数ビットとの差に等しいか又はこの差より小さいビット数であり前記複数のチヤネルが前記記憶装置にアクセスするための第３の複数ビットのアドレス信号」を記憶するが、引用例のベースレジスタは、ＤＭＡチヤネルのアドレスを物理アドレスに拡張するためのアドレス信号を記憶するものである点（相違点<３>）、及び本願発明の構成要件である「前記線上のアクセス承認の信号に応働して該ラインに対応する前記プログラム可能レジスタを選択し、前記チヤネルの動作に応働して該選択されたプログラム可能レジスタに書き込まれた前記第３の複数ビットのアドレス信号を前記プログラム可能レジスタから前記アドレス母線に与えるようにゲートする復号手段」に関する記載が引用例にはない点（相違点<４>）で本願発明と相違する。
(4) これらの相違点について検討する。
<１> 相違点<１>について
本願発明はＤＭＡ手段のアドレス拡張に関するものであるから、ＤＭＡ手段のアドレス信号のビット数はメモリのアドレス信号のビット数とは関連するが、プロセッサのアドレス信号のビット数とは直接の関係はない。本願発明のプロセッサはアドレス拡張をしていないので、プロセッサのアドレス信号のビット数は、メモリのアドレス信号のビット数と同じか、それより多くなっている。プロセッサのアドレス信号のビット数がいくつであっても、ＤＭＡ手段のアドレス信号のビット数と拡張ビット数の合計がメモリのアドレス信号のビット数と同じであるから、ＤＭＡ制御装置のアドレス信号のビット数が、プロセッサのアドレス信号のビット数より少ないということは、実質的にはメモリのアドレス信号のビット数より少ないということである。したがって、いずれのアドレス信号のビット数より少ないかということに格別の差はない。
さらに、一般にＤＭＡ手段のアドレス信号のビット数より多いビット数のアドレス信号を有するプロセッサは周知であり、プロセッサとしてどのようなものを用いるかは設計事項であるから、プロセッサとしてＤＭＡ手段より多いビット数のアドレス信号のものを採用し、プロセッサのアドレス信号のビット数を物理メモリのアドレス信号のビット数以上にすることに格別の意味はなく、この点は実質的な相違点ではない。
<２> 相違点<２>について
引用例には、アクセス承認信号に関することは明記されていないが、ＤＭＡ手段にアクセス承認信号線があることは当然のことであり、この点は相違点とはいえない。
<３> 相違点<３>について
引用例に「拡張用レジスタを別途設置し、これを１６ビットの論理アドレスの上位に無条件に付加する。拡張レジスタには前もって命令でデータをセットしておくものである。」との記載があるように、必要とするアドレス信号のビット数とＤＭＡ制御装置のアドレス信号のビット数との差だけのビット数のレジスタを設けることは周知慣用技術である。したがって、プロセッサのアドレス信号のビット数または物理メモリのアドレス信号のビット数とＤＭＡ手段のアドレス信号のビット数との差のビット数のレジスタを用いるような構成にすることは、周知慣用技術を引用例のものに適用することにより、当業者には容易にできることである。
<４> 相違点<４>について
引用例の第２図には、２チヤネルのＤＭＡチヤネルのそれぞれにベースレジスタを設けたものが模式的に記載されている。この図から判断すると、動作中のＤＭＡチヤネルに対応したベースレジスタから拡張アドレス信号が物理アドレスレジスタに入力されている。アクセス承認信号による選択か否かの点を除いて、動作中のＤＭＡチヤネルに対応したベースレジスタが選択されていることは、当業者には明らかである。さらに、アクセス承認信号により装置を選択することは、ＤＭＡ制御装置においては通常行われている周知慣用技術であり、動作中のチヤネルに対応したレジスタを選択することも、ＤＭＡ制御装置内部で行われている周知慣用技術であるし、選択回路としてゲート回路や復号回路を用いることも周知慣用技術であるから、アクセス承認信号によりレジスタを選択する復号手段を構成することは、これらの周知慣用技術を引用例のものに適用することにより当業者には容易にできることである。
<５> したがって、上記の相違点はいずれも実質的な相違点ではないか、または引用例のものに周知慣用技術を適用したにすぎないものである。また、これらの相違点による作用効果も、当然予想される程度のものである。
(5) 以上のとおりであるから、本願発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるので、特許法２９条２項の規定により特許を受けることができない。
４ 審決を取り消すべき事由
審決の理由の要点(1)、(2)は認める。同(3)のうち、本願発明の「第１の複数ビットのアドレス信号を搬送するアドレス母線を有するプロセッサ」は引用例の「中央処理装置」に対応すること、及び相違点の認定は認めるが、その余は争う。同(4)<１>ないし<３>は認める。同(4)<４>のうち、引用例の第２図には、２チヤネルのＤＭＡチヤネルのそれぞれにベースレジスタを設けたものが模式的に記載されていること、審決摘示の各技術が周知慣用技術であること自体は認めるが、その余は争う。同(4)<５>、同(5)は争う。
審決は、本願発明と引用例記載のものとの一致点の認定を誤り、かつ、相違点<４>についての判断を誤って、本願発明の進歩性を否定したものであるから、違法として取り消されるべきである。
(1) 取消事由１（一致点の認定の誤り）
<１> 審決は、本願発明の「記憶装置直接アクセス手段」（ＤＭＡ手段）は引用例の「ダイレクトメモリアクセスチヤネル」（ＤＭＡチヤネル）に対応する旨認定しているが、誤りである。
イ 本願発明のＤＭＡ手段は、プロセッサ及びメモリが接続される１つの共有母線に、それ自体（ＤＭＡ手段自体）が共通に接続されるタイプのメモリ直接アクセス機能手段であり、一般に「ＤＭＡコントローラ」と呼ばれるものである。このことは、本願発明においては、アドレス信号（ＤＭＡ手段からの第２の複数ビットと、アクセス承認信号により複数のプログラム可能レジスタから選択された１つのプログラム可能レジスタより取り出された第３の複数ビット）を上記共有母線（アドレス母線）に供給することを不可欠の要件とし、このアドレス母線に供給された第２の複数ビット及び第３の複数ビットに基づいて記憶装置をアクセスする構成を採用していることからも明らかである。
これに対し、引用例には、引用例のＤＭＡチヤネルがＤＭＡコントローラであることを示唆する記載はないし、共有母線に接続されるものであることを示唆する記載もない。むしろ、ＤＭＡチヤネルは共有母線に接続されないものが普通であることからすると、引用例の単一のＤＭＡチヤネルは本願発明のＤＭＡ手段に対応するものではないというべきである。
また、本願発明のＤＭＡ手段は引用例のＤＭＡチヤネルの集合にも対応しない。すなわち、ＤＭＡ手段は、上記のように、プロセッサ及びメモリが接続される１つの共有母線に、それ自体が接続されるタイプのメモリ直接アクセス機能手段であり、このような機能手段（ＤＭＡコントローラ）との関連で用いられる「チヤネル」という用語は、コントローラが制御できる論理的なデータ経路を指すのであって、メモリと入出力装置との間に専用のバスが存在するわけではない。
これに対し、通常、入出力装置の制御との関連で用いられる「入出力チヤネル」又は「チヤネル」という用語は、メモリと入出力装置との間にあって、入出力制御を専用に行う処理装置を指すのが普通であることからすると、引用例の「ＤＭＡチヤネル」、「ＤＭＡ」、「ＤＭＡ０」、「ＤＭＡ１」はすべて入出力制御を専用に行う処理装置と考えるのが妥当であり、このような入出力制御装置によって、本願発明の「チヤネル」（主に母線から構成される論理的なデータ経路）が構成できるわけではないから、その点で本願発明のＤＭＡ手段と引用例のＤＭＡチヤネルの集合とは全く別のものである。
ロ 上記のとおり、引用例のＤＭＡチヤネルでは、その個々のＤＭＡチヤネルである「ＤＭＡ０」、「ＤＭＡ１」がそれぞれ入出力制御を専用に行う処理装置であることから、「ＤＭＡ０」、「ＤＭＡ１」それぞれに論理アドレスレジスタが１つ必須のコンポーネントとして設けられるのであり、したがって、ＤＭＡチヤネルでは、チヤネルの数に対応した数の論理アドレスレジスタを設けることが不可欠である。
これに対し、本願発明のＤＭＡ手段では、引用例の論理アドレスレジスタに対応するレジスタの所要数はチヤネルの数とは関係がない。
本願発明のＤＭＡ手段の具体例として、本願明細書中には「Ｉｎｔｅｌ８２５７ＤＭＡデバイス」が挙げられており、このものでは、それぞれのチヤネルに対応してアドレスレジスタが備えられているが、本願発明では、アドレスレジスタの数には関係なくその目的を達成することができ、その意味でアドレスレジスタの数は重要ではない。すなわち、本願発明が目的とする「使用できるメモリの飛躍的増大」を達成することができるのは、プログラム可能レジスタをアクセス承認の信号に応じて選択し、選択されたプログラム可能レジスタからの第３の複数ビットをアドレス母線に供給するからであり、ＤＭＡ手段がいくつアドレスレジスタを有しているかとは全く関係がない。複数のアドレスレジスタを設けることもできるが、本願発明のようなＤＭＡ手段（複数のチヤネルを選択的に形成するＤＭＡコントローラ）では、それらのうちの１つからアドレスが取り出されてアドレス母線に供給されるだけであるから、この点では１つのアドレスレジスタを設ける場合と何ら変わりがない。
このように、本願発明のＤＭＡ手段は、必要とするアドレスレジスタの数がチヤネルの数と関係がない点で、引用例のＤＭＡチヤネルと相違する。
ハ さらに、後記<２>とも関連するが、引用例のＤＭＡチヤネルは、チヤネル毎にアドレスレジスタとベースレジスタを一体的に含み、それ自体が拡張アドレスを提供する機能を有する装置であるのに対し、本願発明のＤＭＡ手段は、それ自体拡張アドレスを提供する機能を持たない点で、両者は相違する。
<２> 審決は、本願発明の「プログラム可能レジスタ」は引用例の「ベースレジスタ」に対応する旨認定しているが、誤りである。
イ 引用例には、第２図に関連して複数のＤＭＡチヤネルに個別に対応してアドレス拡張用のベースレジスタを設けた構成が記載されているが、このＤＭＡチヤネルは、上記のとおり、それぞれが論理アドレスレジスタを備えたものである。すなわち、引用例のものでは、複数のベースレジスタのそれぞれは、ＤＭＡチヤネルの対応する論理アドレスレジスタと１対１の関係で結ばれている。
このように、引用例のものでは、ベースレジスタとＤＭＡチヤネルの論理アドレスレジスタが１対１の対応関係で設けられているから、プロセッサによる入出力装置の選定、すなわちチヤネルの選定に伴って、プロセッサから選ばれたＤＭＡチヤネルの論理アドレスレジスタにアドレスがプロセッサから送り込まれる際に、ＤＭＡチヤネルと同時にベースレジスタもプロセッサにより選定されるか、またはベースレジスタはＤＭＡチヤネルの論理アドレスレジスタと一体的に動作するようＤＭＡチヤネルに固定的に結合されていると理解される。
これに対して、本願発明のプログラム可能レジスタは、ＤＭＡ手段に複数対１の関係で対応するものであって、引用例のもののようにプロセッサによって選定されるものでもなければ、一体的に動作するようＤＭＡ手段に固定的に結合されているものでもなく、入出力装置に対して発信されるアクセス承認信号の線に接続され、この信号によって選択される点で引用例のものと相違する。
ロ 本願発明のプログラム可能レジスタは常に拡張アドレスを供給するのに対し、引用例のベースレジスタの内容は論理アドレスの上位ビットの値に依存して使われたり、使われなかったりするもので、両者は性質を異にする。
<３> 以上のとおりであるから、審決の一致点の認定は誤りである。
(2) 取消事由２（相違点<４>についての判断の誤り）
<１> ＤＭＡ制御技術においてアクセス承認信号は、入出力装置からのアクセス要求信号に対する返答として入出力装置に送られるもので、それ自体は周知であったかも知れないが、このことをもって、審決がいうように「アクセス承認信号により装置を選択することは、ＤＭＡ制御装置において通常行われている周知慣用技術である」とすることは不当である。アクセス承認信号はあくまでも特定の入出力装置に対して発せられるものであるから、本願発明のように、その信号線を復号してその他の装置を選択するという、本来の目的以外の目的で使用することが周知慣用技術であることにはならない。
また、審決は、動作中のチヤネルに対応したレジスタを選択することもＤＭＡ制御装置内部で行われている周知慣用技術であるとしているが、このことと、引用例のものや本願発明とは何の関係もないことである。引用例のベースレジスタは、上記のとおりＤＭＡチヤネル装置内部に論理アドレスレジスタと１対１の対応関係で結合していて、選択の必要性がないのであるから、アドレス拡張のためにベースレジスタを選択するという観念そのものが引用例には存在せず、その選択を殊更ＤＭＡチヤネル装置から外部の入出力装置に向けて出されるアクセス承認信号により行う必要性のないものであり、したがって、引用例においてアクセス承認信号による選択手法を採用することが当業者に想到容易であるとは認められない。
したがって、相違点<４>についての審決の判断は、周知慣用技術を不当に一般化して拡張してなされたものであるから、誤りである。
<２> 本願発明は、前記(1)で述べたように引用例のものと相違し、ＤＭＡ手段の外部にプログラム可能レジスタを付加し、これをＤＭＡ手段から入出力装置に向けて出されるアクセス承認信号を活性化することによりアドレスを拡張するようにしたものであり、このような構成の採用により、既存のＤＭＡ手段を利用してその構成を複雑化することなく、使用できるメモリを飛躍的に増大させることができ、プログラムによってプログラム可能レジスタを選択する場合に比べて対応エラーを生じる危険がなく、かつ高速であるという顕著な効果を奏するものである。
<３> 以上のとおりであるから、相違点<４>についての審決の判断は誤りである。
第３ 請求の原因に対する認否及び反論
１ 請求の原因１ないし３は認める。同４は争う。審決の認定、判断に原告主張の誤りはない。
２ 反論
(1) 取消事由１について
<１>イ メモリアドレスや制御信号を発生して、メモリと入出力装置との間にデータ通路を形成してデータ転送を行うという機能に限定した観点のみからみれば、汎用大型計算機やミニコンのＤＭＡチヤネル装置やマイクロコンピュータのＤＭＡコントローラとの間に本質的な違いはない。
引用例に記載された「ダイレクトメモリアクセスチヤネル」は機能的な概念を意味するものであり、図面も概念的、模式的に記載されている。引用例にはＤＭＡチヤネルのアドレスの制御、特にアドレスを拡張することについて模式的に記載してあるが、データの通路そのものであるデータバスやアドレス信号を転送するアドレスバス等については当業者には自明なことであるから省略してある。その他の当然必要な制御回路等も引用例には自明なこととして記載を省略してあるにすぎない。
引用例に「ここで一般的な電子計算機として、メインメモリをアクセスするものとしては中央処理装置（以下ＣＰＵと略す）およびチヤネルがある。チヤネルは更に低速の入出力装置を接続するマルチプレクサチヤネル（以下ＭＰＸと略す）と高速の入出力装置を接続するダイレクトメモリアクセスチヤネル（以下ＤＭＡと略す）がある。なお前者のＭＰＸチヤネルではメインメモリとのデータ転送は毎回ＣＰＵの管理の下で行われるが、後者のＤＭＡでは最初データ転送の指令をＣＰＵから受けるが以後はＣＰＵとは関係なく直接メインメモリとデータのやりとりを行うものである。」（甲第３号証第４欄１行ないし１２行）と記載されているように、引用例のＤＭＡチヤネルは、ＣＰＵの代わりにメモリアドレスや入出力装置選択信号や読出信号や書込信号等の制御信号を発生して、メモリと入出力装置等との間にデータ転送経路を形成してデータ転送を行わしめる機能を有する手段のことである。ＤＭＡチヤネルは、ＣＰＵの指令により起動された後はＣＰＵの介入なしに動作するので、複数の単一のＤＭＡチヤネルが（全く同時に動作することはできないので時分割的に）同時に動作する場合には、複数の単一のＤＭＡチヤネルが優先順位に従って整然と動作するように調整する手段が必要なことは当然のことである。
ＣＰＵとメモリとＤＭＡチヤネルがバスに接続されたシステムは、乙第１、第２号証に記載されているように周知の一般的な構成であり、引用例に記載されたＤＭＡチヤネルをバス接続された構成のものと解釈することに何ら無理はない。
引用例の物理アドレスレジスタは共通に１つ設けられているものであるから、メモリに設けられているものと解釈することができる。したがって、「ＤＭＡ０」、「ＤＭＡ１」、「ＣＰＵ」（論理アドレスレジスタ１）、「ベースレジスタ」、「メモリ」（物理アドレスレジスタ３）がアドレスバスに接続されたものと解釈することができる。
引用例の「ＤＭＡ０」には「論理アドレスレジスタ１」と同様の論理アドレスレジスタが１つ設けられていることは、引用例の「ＤＭＡについても全く同様にアドレス拡張が行われる。」（甲第３号証第６欄１６行、１７行）との記載から明らかである。１つの論理アドレスレジスタは１つのデータ通路を制御するのが自然であるから、「ＤＭＡ０」は１つのデータ通路を制御する単一のＤＭＡチヤネルである。同様に「ＤＭＡ１」も単一のＤＭＡチヤネルである。引用例の単一のＤＭＡチヤネルである「ＤＭＡ０」と、もう１つの単一のＤＭＡチヤネルである「ＤＭＡ１」は、それらが時分割的に独立のＣＰＵの介入なしに秩序だって動作するために必要な制御回路と共に集合的なＤＭＡチヤネルを構成している。
引用例では、ＤＭＡを集合的なＤＭＡの意味と、個別の単一的なＤＭＡの意味の両方の意味に使っていることは、「ＤＭＡでは通常各ＤＭＡ毎つまり第１図ではＤＭＡ０(6)およびＤＭＡ１(7)についてそれぞれマップレジスタ(4)マップレジスタ(5)が設置されている。」（同号証第５欄１８行ないし第６欄１行）という記載からも明らかである。最初の「ＤＭＡ」は集合的な意味であり、２番目の「ＤＭＡ」は個別のＤＭＡの意味である。
以上のとおりであって、引用例のＤＭＡチヤネルは、ＣＰＵ及びメモリと共にバスに接続され、選択的に動作する複数のデータ通路を制御する機能を有する直接に記憶装置をアクセスする手段である。
ロ 本願発明のＤＭＡ手段は、複数のチヤネルを制御するためのアドレスレジスタをチヤネルごとに有しているものを含むものである。
本願発明のＤＭＡ手段は、ＣＰＵとメモリと共にアドレスバスに接続され、入出力装置とメモリとの間にデータ通路を形成してデータ転送するものであるが、入出力装置がバスに接続されているか否かは特許請求の範囲には記載されていない。したがって、入出力装置からＤＭＡ手段を介してメモリにデータを転送する形式のものも含まれる。
ハ 審決における「本願発明の『第２の複数ビットのアドレス信号を取扱い且つ複数の選択的に動作可能なチヤネルによって記憶装置をアクセスする手段を構成するために前記アドレス母線に接続された記憶装置直接アクセス手段』は、引用例の『ダイレクトメモリアクセスチヤネル』に対応し」ということは、「ＤＭＡ０」と「ＤＭＡ１」の２つの単一のＤＭＡチヤネル及びそれらを制御する共通の制御手段からなる集合的なＤＭＡ手段である「ダイレクトメモリアクセスチヤネル」に対応するということである。このことは、「ＤＭＡ０」と「ＤＭＡ１」が単一のＤＭＡ手段であり、時分割的に選択的に動作すること、複数のチヤネルを制御する手段に対応させたことから明らかである。
特許請求の範囲に記載された「記憶装置直接アクセス手段」は、アドレスレジスタについては限定がなく、いくつあってもよいのであるから、アドレスレジスタに関する点についてはアドレスレジスタがいくつあるものとでも対応することになる。したがって、「記憶装置直接アクセス手段」は、アドレスレジスタに関する点について「ＤＭＡ０」と「ＤＭＡ１」に対応することは明らかである。
当業者に自明なことや周知なことを考慮して引用例をみれば、引用例のＤＭＡチヤネルが本願発明のＤＭＡ手段と、相違点として摘示した点を除いて一致することは明らかである。
<２>イ 引用例の「ベースレジスタ」は集合的なＤＭＡチヤネルの中の１つの単一のチヤネルである「ＤＭＡ０」に対して１つ、もう１つの単一のチヤネルである「ＤＭＡ１」に対しても１つ設けられているので、複数の単一のＤＭＡチヤネルのそれぞれに固定的に対応付けられてベースレジスタが設けられていることになる。ベースレジスタをどのように選択するかについては引用例に記載されていないが、ＤＭＡチヤネルがＣＰＵと独立に動作することから、ＤＭＡチヤネルがベースレジスタを制御していることは明らかである。なぜなら、「ＤＭＡ０」が動作するとき対応するベースレジスタのみを活性化し、「ＤＭＡ１」が動作するとき対応するベースレジスタのみを活性化するように制御する必要があることは、２つのベースレジスタが同時に活性化すると、１つの物理アドレスレジスタに同時に２つのアドレスが入力されることになり、正常に動作しなくなることから明らかである。また、ベースレジスタとして、単純にアドレス拡張のための上位アドレスを保持するものであってもよいことも、「１６ビットの論理アドレスの上位に無条件に付加する」（甲第３号証第７欄４行、５行）との引用例の記載から明らかである。
乙第１号証に記載されているように、「物理ページアドレスレジスタ」をアドレスバスに接続することは周知の常套手段であるから、ベースレジスタはアドレスバスに接続されたものであると解釈することに無理はない。
引用例のベースレジスタはアドレス拡張のために設けられたものであり、ＤＭＡチヤネルと一体のものではなく、ＤＭＡチヤネルに付加されたものであることは明らかである。
ロ 本願発明の「プログラム可能レジスタ」は、特許請求の範囲に「複数のチヤネルに個別に対応する複数のプログラム可能レジスタ」と記載されているように、複数のチヤネルのそれぞれについて１つずつ設けられているものである。実施例のプログラム可能レジスタは４本あり、どのレジスタを活性化するかは、ＲＡ、ＲＢの２ビットで指定している。その２ビットはＤＡＣＫ０－ＤＡＣＫ３の信号を組み合わせて作成している。この組み合わせは固定的なものであり、常に対応する１つのレジスタが活性化されるようになっている。
このように、プログラム可能レジスタはＤＭＡ手段により選択されるものであるが、その選択は自由ではなく、チヤネルに固定的に対応付けられたレジスタが活性化されるものであり、１つのチヤネルが自由に任意のレジスタを選択するものではない。
ハ したがって、本願発明のプログラム可能レジスタと引用例のベースレジスタは、相違点として摘示した点を除いて一致する。
<３> 以上のとおりであって、審決の一致点の認定に誤りはなく、取消事由１は理由がない。
(2) 取消事由２について
ＤＭＡチヤネルはＣＰＵとは独立に動作するものである。複数のチヤネルはＣＰＵにより所定のアドレスと転送データ数を設定されて起動された後は、ＣＰＵの介入なしに動作する。同時に複数のＤＭＡチヤネルが動作することができるが、メモリやデータバスは１系統しかないので、複数のチヤネルが全く同時に動作すると、１つのデータバスを２つのチヤネルが使うことになり、正常に動作しない。したがって、時分割的に動作することになるので、一時には１つのチヤネルしか動作できない。それぞれのチヤネルに接続された入出力装置は互いに独立に動作するので、データ転送の必要が生じるのは個々別々である。複数の入出力装置が全く同時にデータバスを使ってデータ転送することはできないので、時分割的にチヤネルを切り換えて、交互にデータ転送するようになっている。
チヤネルを切り換える際にＣＰＵが介入するのではＤＭＡチヤネルを使う利点が半減されてしまうので、ＣＰＵの介入なしにチヤネルを切り換えるようになっている。ＣＰＵの介入を不要とするためには、ＤＭＡチヤネル側で必要な制御を行う回路を用意しておかなければならない。そのような制御手段は動作中のチヤネルを示す通常ＤＡＣＫ信号と呼ばれる信号を出力する。通常はこの信号をチヤネルに対応する入出力装置の活性化に使用している。
引用例には、ＤＡＣＫ信号に対応するものが記載されていないが、それに対応する信号が必要なことは明らかである。何らかの手段により動作中のチヤネルに対応するベースレジスタを活性化する必要があることも明らかである。単一のＤＭＡチヤネル毎に対応するレジスタを選択する必要があるわけであり、動作中のチヤネルを示すための信号があるわけであるから、その信号を使ってレジスタを選択することは、当業者が容易に想到し得ることである。むしろ、ＤＡＣＫ信号に対応する信号によらないでベースレジスタを活性化することは考えにくい。このことは、引用例に具体的に記載されていないことから、逆に当業者には自明なことであるといえる。
乙第３号証には、ＤＭＡコントローラがＣＰＵとメモリとともにバスに接続された構成の電子計算機システムにおいて、ＤＡＣＫ信号によりカウンタ等を制御することが記載されている。このようにＤＭＡコントローラのＤＡＣＫ信号によりカウンタ等を制御することは周知の慣用技術である。
また、本願発明の作用効果も格別のものではない。
したがって、相違点<４>についての審決の判断に誤りはなく、取消事由２は理由がない。
第４ 証拠
証拠関係は本件記録中の書証目録記載のとおりである（書証の成立はいずれも当事者間に争いがない。）。
理由
１ 請求の原因１（特許庁における手続の経緯）、２（本願発明の要旨）及び３（審決の理由の要点）の事実は当事者間に争いがない。
そして、引用例には「電子計算機のメモリアドレス拡張方法」が記載されており、その第２図に「ベースレジスタによるメモリ拡張方法」が記載されていること、本願発明の「第１の複数ビットのアドレス信号を搬送するアドレス母線を有するプロセッサ」は引用例の「中央処理装置」に対応すること、本願発明と引用例に記載されたものとの相違点が審決摘示のとおりであることについても、当事者間に争いがない。
２ 本願発明の概要
甲第２号証の１によれば、本願明細書の〔発明の技術分野〕の項には、「本発明は、記憶装置のアドレシングに係り、特に複数の記憶装置直接アクセス（ＤＭＡ）チヤネルによって記憶装置の同じ又は異なった頁のアクセスを制御する装置及び方法に関する。」（同号証添付明細書第１頁６行ないし９行）、〔従来技術の説明〕の項には、記憶装置に対するアドレスを拡張するために、頁信号を記憶するプログラム可能な複数のレジスタを設けた従来のアドレシング技術に関し、「頁レジスタの選択は、例えば命令取出し、記憶装置読出し、又は記憶装置書込動作のような次に行われる記憶装置動作を示す制御信号によって行われる。」（同第１頁末行ないし第２頁２行）、「複数の記憶装置直接アクセス（ＤＭＡ）チヤネルが存在するシステムに対しては有効ではない。同時に動作可能なＤＭＡチヤネルは、すべて、記憶装置アドレス・スペースの同じ拡張領域に向けられなければならない。この結果、データを二重にバッファする必要が生じ、システム性能が低下し、記憶装置に対する要求が大きなものになってしまう。」（同第２頁３行ないし９行）、〔発明の要約〕の項には、「本発明の好ましい実施例によれば、記憶装置直接アクセス（ＤＭＡ）チヤネルが同じ又は異なった記憶頁に対して同時に動作できるようにアドレス母線のアドレシング能力を拡張でき、この点において計算システムの記憶装置アドレッシング装置を改良できる。プロセッサ、複数の記憶装置、上記プロセッサ及び記憶装置を相互接続するデータ母線及びアドレス母線、並びにアドレス母線及びデータ母線への複数のＤＭＡチヤネルの接続を制御するＤＭＡ装置を含む計算システムにおいて、プロセッサからロードされる頁アドレス信号を記憶する複数のアドレス・レジスタ手段と、現在作動されているＤＭＡチヤネルに対応するアドレス・レジスタ手段からアドレス母線へ頁アドレス信号をゲートするゲート手段とが設けられる。」（同第２頁１１行ないし末行）とそれぞれ記載されていることが認められる。
上記各記載及び前記本願発明の要旨によれば、本願発明は、頁レジスタを用いて記憶装置に対するアドレス拡張を行うようにした従来のアドレシング技術を、複数のＤＭＡチヤネル（記憶装置を直接アクセスする複数のデータ経路）が存在するシステムに適用しようとするものであって、その場合、従来のアドレシング技術は、記憶装置に対するＣＰＵからの命令により頁レジスタの選択を行うものであるため、これを上記システムにそのまま適用すると、同時に動作可能なＤＭＡチヤネルは、すべて記憶装置アドレス・スペースの同じ拡張領域に向けられてしまうという問題が生ずるとの知見の下に、このような問題点を解決することを技術課題として、前記要旨のとおりの構成を採用し、アクセス承認信号に応働する復号手段により、作動中の各チヤネル（各入出力機器）に対しそれぞれ対応する個別のプログラム可能レジスタが選択されるようにしたものであると認められる。
３ 取消事由１について
(1) 原告は、本願発明のＤＭＡ手段は引用例のＤＭＡチヤネルに対応するとした審決の認定の誤りを主張するので、この点について検討する。
<１> 原告は、本願発明のＤＭＡ手段は一般に「ＤＭＡコントローラ」と呼ばれるものであって、引用例のＤＭＡチヤネルとはタイプが異なることを前提として、上記のとおり主張するので、まず、電子計算機における一般的な入出力データ転送の制御方式について触れておくこととする。
乙第１号証（特開昭５３－３８９３７号公報）における「汎用大形電子計算機においては、Ｉ／Ｏの入出力データ転送のアドレス管理はチヤネルやＩ／Ｏプロセッサで集中して行なっており、（略）一方ミニコンにおいては、一般に汎用大形電子計算機のようなＩ／Ｏプロセッサやチヤネルの構成はとらず、低速のＩ／Ｏに対しては計算機の入出力命令によるプログラム制御の入出力データ転送が行なわれ、高速のＩ／Ｏに対してはＩ／Ｏ毎に主記憶と直接入出力データ転送を行なうＤＭＡ(Direct Memory Access)チヤネルを持つ構成をとり、ＤＭＡチヤネルに起動をかけ必要なアドレス情報や転送語数を送り、Ｉ／Ｏと主記憶との入出力データ転送をＤＭＡチヤネルの制御のもとに行なう例が多い。」（第２頁左上欄下から２行ないし左下欄２行）との記載、及び甲第５号証（日経エレクトロニクス・ブックス「マイクロプロセッサ周辺ＬＳＩ」・１９８４年１０月２９日発行）における「マイクロプロセサ用のＤＭＡコントローラとメモリ管理ユニットの動向を調べた。」（第４７頁左欄１行ないし３行）、「マイクロプロセサＣＰＵチップは、すでに３２ビットの声を間近に聞く時代となったが、その応用の要となる周辺ＬＳＩは、ようやく１９８２年あたりから１６ビット用の整備が軌道に乗ってきた段階である。ＣＰＵに密着して使われる主要な周辺ＬＳＩであるＤＭＡコントローラとメモリ管理ユニット（ＭＭＵ）もその例外ではない。」（第４８頁左欄１行ないし１０行）との記載によれば、一般に、電子計算機における入出力装置（Ｉ／Ｏ）とメモリとの間のデータ転送制御に用いられている手段には、汎用大型電子計算機で採用されている「チヤネル」や「入出力プロセッサ」、ミニコンピュータで採用されている「ＤＭＡチヤネル」、マイクロコンピュータ（マイクロプロセッサ）で採用されている「ＤＭＡコントローラ」があることが認められる。そして、乙第１号証及び甲第５号証の上記各記載、並びに乙第１号証における、ＤＭＡチヤネルによりデータ転送を行う場合のシステム構成についての「第１図は全体のシステム構成で、ＣＰＵ１、主記憶２および複数のＤＭＡチヤネル３が入出力インターフェイス５を介して接続されている。ＤＭＡチヤネル３は論理アドレスで起動をかけられ、それぞれ高速Ｉ／Ｏ（例えばドラム等）４の入出力データ転送の制御を行なう。」（第３頁左上欄１３行ないし１９行）との記載と、第１図（同号証の発明の１実施例を示すシステム構成ブロック図）、第３図（同号証の発明に係るＤＭＡチヤネルの１実施例を示す回路図）、乙第２号証（特開昭５６－９９５３１号公報）における「複数のＤＭＡチヤネルのバス使用権制御方法は大別して、専用のバスコントローラを用いバス使用要求を並列的に受け入れそれを制御する方法と一本のバス使用要求ライン及びバス使用許可ラインを用い、いもつる式にバス使用権を制御するデイジーチェイン方式がある。」（第１頁左下欄末行ないし右下欄５行）、上記デイジーチェイン方式についての「第１図は１つのＣＰＵ１と複数のＤＭＡチヤネル２、３、４およびメモリ６０よりなるコンピュータシステムの一部である。各ＤＭＡチヤネルには入出力機器２１、２２、２３が接続されており、ＤＭＡによりメモリ入出力機器間のデータ転送を行う。各チヤネルはＤＭＡコントローラ１１、１３、１５および優先制御回路１０、１２、１４よりなる。」（同頁右下欄９行ないし１６行）、「以下、各ＤＭＡチヤネルの動作をＤＭＡチヤネル３を例にあげ説明する。まず、ＣＰＵ１は、ＤＭＡチヤネル３に対し、入出力機器のデータ転送番地、データ数および転送方向の指定を行う。次に入出力機器２２に対しデータ転送開始指令を発する。次に入出力機器２２はデータ転送が可能となった時点でＤＭＡチヤネル３のＤＭＡコントローラ１３に対してＤＭＡ転送要求信号１０１を発し、ＤＭＡコントローラ１３からＤＭＡ転送許可信号１０２を受けるとＤＭＡによる転送を開始する。このときのメモリ６０に対する転送番地はＤＭＡコントローラ１３がアドレスバス５１上に送出する。」（同頁右下欄１７行ないし第２頁左上欄９行）との各記載と第１図（デイジーチェイン方式バス制御方式を示す図）、甲第５号証の第４９頁「ＤＭＡコントローラの機能と動作」における「ＤＭＡコントローラは、ＣＰＵの動作とは独立に並行してメモリー入出力装置間あるいはメモリーメモリ間のデータ転送を制御する。ＣＰＵとＤＭＡコントローラは共通のシステム・バスに接続されている（図Ａ）。通常はＣＰＵがシステム・バスを専有している。ＤＭＡコントローラをＣＰＵが起動し、入出力装置側から要求（リクエスト）を受けると、ＤＭＡコントローラはホールド信号を出力してＣＰＵがシステム・バスを解放するように要求する。コントローラ側は、バスの使用権を獲得すると、自らアドレスを出力してデータをメモリからバス上に読み出し、アクノリッジを入出力装置に出力してバス上のデータを取り込むように指示する。（略）ＤＭＡコントローラの機能を表す場合、制御可能なチヤネル数を挙げることが多い。チヤネルとは、図Ａのようにコントローラが制御できる論理的なデータの経路を指すのであって、メモリー入出力装置間に専用の物理的なバスが存在するわけではない。」との記載と図Ａ（ＤＭＡコントローラの動作形態を示すもの）を総合すると、「ＤＭＡチヤネル」と「ＤＭＡコントローラ」は、いずれもＣＰＵ及び主記憶装置等が接続される１つの共有バス、すなわち母線に共通に接続され、ＣＰＵにより一旦起動された後は、ＣＰＵによる入出力のためのプログラム制御を受けることなく、それ自体の制御によって（ＣＰＵの動作とは独立して）、主記憶装置と入出力装置との間で直接的にデータ転送を行うものであって、ＤＭＡチヤネルとＤＭＡコントローラのいずれにおいても、ＣＰＵと共有するバスの使用権を獲得し、この共有バス（アドレスバス）を通じて主記憶装置にアドレス信号を送出してそのアドレス指定を行うと共に、入出力装置からの転送要求信号（リクエスト）に応じて入出力装置に選択的に転送許可信号（アクノリッジ）を与えて、選択された入出力装置と主記憶装置との間で上記共有バス（データバス）を介してデータ転送を行う（上記共有バスを介した、入出力装置の数に対応した数の複数のデータ転送チヤネル、すなわち論理的なデータ経路を選択的に形成する）ものであり、これらの点でＤＭＡチヤネルとＤＭＡコントローラとは基本的な差異はないものであること（なお、上記ＤＭＡチヤネルにおいて、データ転送が共有バスを介して行われること、すなわち論理的なデータ経路が形成されることについては、乙第１、第２号証に明示的記載はないが、上記のとおり、ＤＭＡチヤネルにおいてもデータ転送が共有バスの使用権を獲得してなされるものである以上、このことは当然の前提と考えられる。）、ただ、ＤＭＡコントローラは、マイクロプロセッサと組み合わせて用いられる周辺ＬＳＩ（単一のハードウエア）であって、複数のデータ経路を制御する機能を有するもの、すなわち複数のデータ経路を統括的に制御する単一の手段であるのに対し、ＤＭＡチヤネルは、典型的には、各データ経路毎（各入出力装置毎）に設けられた複数のＤＭＡチヤネルとして構成され、それぞれが個別的に各データ経路の形成とこれを介したデータ転送を制御する集合的制御手段である点で相違することが認められる。
<２> ところで、本願発明の要旨によれば、ＤＭＡ手段については、「前記第１の複数ビットよりも小さいビット数である第２の複数ビットのアドレス信号を取扱い且つ複数の選択的に動作可能なチヤネルによって記憶装置をアクセスする手段を構成するために前記アドレス母線に接続された記憶装置直接アクセス手段」と規定されているだけであるから、本願発明のＤＭＡ手段がＤＭＡコントローラに限定されるか否かを考える場合には特に必要ではないアドレス信号のビット数の点を除くと、ＤＭＡ手段は、アドレス母線に接続されて、複数の選択的に動作可能なチヤネルによって記憶装置をアクセスする手段を構成するものであれば足りるということになる。
しかして、上記<１>に認定のとおり、電子計算機におけるデータ転送制御のために用いられているＤＭＡコントローラ及びＤＭＡチヤネルは、いずれもアドレスバスを含む共有バスに接続され、アドレスバスを通じて主記憶装置にアドレス信号を送出してそのアドレス指定を行うと共に、主記憶装置と複数の入出力装置それぞれの間に共有バス（データバス）を介した複数のチヤネル（論理的なデータ経路）を選択的に形成して、主記憶装置と各入出力装置との間で直接的に（ＣＰＵの動作とは独立して）データ転送を行うものであるから、これらはいずれも、「アドレス母線に接続されて、複数の選択的に動作可能なチヤネルによって記憶装置をアクセスする手段を構成する記憶装置直接アクセス手段」であるということができ、本願発明におけるＤＭＡ手段の前記要件を充足するものというべきである。
そうすると、本願発明のＤＭＡ手段は、ＤＭＡコントローラタイプのものに限定されるものとはいえず、ＤＭＡチヤネルタイプのものも含むものと解するのが相当である。
また、上記２で認定したとおり、本願発明は、複数のＤＭＡチヤネルが存在するシステムに対して従来のアドレシング技術を適用する場合の問題点を解決することを技術課題としているのであって、複数のＤＭＡチヤネルが特にＤＭＡコントローラにより制御される場合の問題点の解決を企図しているわけではないことに照らしても、本願発明のＤＭＡ手段がＤＭＡコントローラタイプのものに限定されるものと解することはできない。
もっとも、本願発明の実施例を示す本願図面第２図及び第３図Ａには、ＤＭＡ手段が「ＤＭＡ２０」として単一のブロックで図示され、これについて本願明細書には、「ＤＭＡ制御装置２０は、例えば、４つのチヤネル（１つが図示されている）を８ビット・データ母線１４に結合する能力を有するＩｎｔｅｌＤＭＡ８２５７又はＩｎｔｅｌ８２３７によって構成できる。」（甲第２号証の１添付明細書第３頁下から２行ないし第４頁２行）と記載されており、上記明細書の記載及び図面によれば、本願発明のＤＭＡ手段は、その実施例においては、単一のコントローラにより複数のチヤネルを統括的に制御する、いわゆるＤＭＡコントローラであるといえなくもないが、このような１実施例をもって、本願発明のＤＭＡ手段がＤＭＡコントローラタイプのものに限定されるものということはできない。
原告は、本願発明がアドレス信号（記憶装置直接アクセス手段からの第２の複数ビットと、アクセス承認信号により複数のプログラム可能レジスタから選択された１つのプログラム可能レジスタより取り出された第３の複数ビット）を共有バス（アドレスバス）に供給することを不可欠の要件としていることを理由として、本願発明のＤＭＡ手段は一般にＤＭＡコントローラと呼ばれるものである旨主張するが、前記のとおり、共有バス（アドレスバス）へのアドレス信号の供給はＤＭＡコントローラタイプのものばかりではなく、ＤＭＡチヤネルタイプのものにおいても同様になされているのであるから、上記主張は失当である。
<３> 甲第３号証（特開昭５２－５８７３１号公報）によれば、引用例には、「従来、小型電子計算機、例えばミニコンピュータとか、オフィスコンピュータにおいて、各々個有の機械命令のメモリアドレスフィールドは、１６ビット（すなわち２バイト）が標準であった。この場合１６ビットで表記しうるメモリアドレス空間（論理アドレス空間ともいう）は２16すなわち６５５３６語である。（通常６４Ｋ語と呼ぶ、ただしＫ＝１０２４）しかるに近年メモリ素子の価格の低減、計算機の処理量の増大に伴い、メインメモリの大容量化が必須となってきており６４Ｋ語ではまかない切れなくなってきた。そこでこの大量化の要求を満たす方法として大きくわけて次の２つがある。１つは全く計算機アーキテクチュア（構成）を変えて、アドレスフィールド長を拡大し直接メモリアドレスを指示出来るようにする方法である。（略）第２の方法は、命令のアドレスフィールドはそのままにしておき、メモリアドレス拡張機構を付加することで、メモリを増設するものである。」（第２欄１２行ないし第３欄末行）、「一般的な電子計算機として、メインメモリをアクセスするものとしては、中央処理装置（以下ＣＰＵと略す）およびチヤネルがある。チヤネルは更に低速の入出力装置を接続するマルチプレクサチヤネル（以下ＭＰＸと略す）と高速の入出力装置を接続するダイレクトメモリアクセスチヤネル（以下ＤＭＡと略す）がある。なお前者のＭＰＸチヤネルではメインメモリとのデータ転送は毎回ＣＰＵの管理の下で行われるが、後者のＤＭＡでは最初データ転送の指令をＣＰＵから受けるが以後はＣＰＵとは関係なく、直接メインメモリとデータのやりとりを行うものである。」（第４欄１行ないし１２行）とそれぞれ記載されていることが認められ、これらの記載と「ベースレジスタによるメモリ拡張方法」が記載されている第２図（別紙図面２参照）によれば、引用例のＤＭＡチヤネルは、ＣＰＵ及びメモリが接続されている共有バスに共通に接続され、ＣＰＵにより一旦起動された後は、ＣＰＵとは独立してメモリと入出力装置間のデータ転送を行うものであって、一般に電子計算機のデータ転送制御手段として用いられている前記<１>で述べた３つの手段のうち、ミニコンピュータで通常採用されている「ＤＭＡチヤネル」と呼ばれる制御手段、すなわち各チヤネル（入出力装置とメモリ間の各データ経路）毎に設けられた複数のＤＭＡチヤネルとして構成され、それぞれが個別的に各データ経路の形成とこれを介したデータ転送とを制御する集合的制御手段をいうものであって、第２図に示されている「ＤＭＡ０」、「ＤＭＡ１」はその個々のＤＭＡチヤネルを意味しているものと解するのが相当である。
<４> 上記のとおり、引用例のＤＭＡチヤネルは、ミニコンピュータで通常採用されている「ＤＭＡチヤネル」と呼ばれるタイプの制御手段（集合的制御手段）をいうものと解されるところ、本願発明のＤＭＡ手段は、ＤＭＡコントローラタイプのものに限定されているとはいえず、「ＤＭＡチヤネル」と呼ばれるタイプの手段をも含むものであることは上記<２>において認定したとおりであり、しかも、上記<１>において認定したとおり、集合的制御手段としてのＤＭＡチヤネルとＤＭＡコントローラとは、メモリと入出力装置との間にデータ通路を形成してデータ転送を行うための基本的構成及び機能といった点では特に差異はないから、本願発明のＤＭＡ手段は引用例のＤＭＡチヤネルに対応するとした審決の認定に誤りはないものというべきである。
<５> 原告は、本願発明のＤＭＡ手段はＤＭＡコントローラタイプのものであることを前提として、引用例のＤＭＡチヤネルとは、その個々のもの（単一のＤＭＡチヤネル）、あるいはこれらの集合と対応するものではない旨主張するが、上記前提自体失当であることは上述したとおりである。
また、引用例のＤＭＡチヤネルでは、個々のＤＭＡチヤネル毎に１つのアドレスレジスタ（論理アドレスレジスタ）が設けられるものであるところ（このことは当事者間に争いがない。）、原告は、本願発明のＤＭＡ手段では必要とするアドレスレジスタの数がチヤネルの数と関係がない点で引用例のＤＭＡチヤネルとは相違する旨主張する。
しかし、本願明細書中には、本願発明のＤＭＡ手段の具体例として、「Ｉｎｔｅｌ８２５７ＤＭＡデバイス」ではそれぞれのチヤネルに対応してアドレスレジスタが備えられている構成が示されていることは、原告の自認するところであるから、設けられるべきアドレスレジスタの数において、ＤＭＡチヤネルとＤＭＡコントローラとの間に相違があるとは認められず、原告の上記主張は理由がない。
さらに、原告は、引用例のＤＭＡチヤネルはチヤネル毎にアドレスレジスタとベースレジスタを一体的に含み、それ自体が拡張アドレスを提供する機能を有する装置であるのに対し、本願発明のＤＭＡ手段はそれ自体拡張アドレスを提供する機能を持たない点で相違する旨主張するが、引用例のベースレジスタがＤＭＡチヤネルに一体的に含まれるとは限らず、後記(2)<１>において述べるように、むしろメモリアドレス拡張手段としての要請上、本願発明におけるＤＭＡ手段とプログラム可能レジスタの場合と同様、ＤＭＡチヤネルの外部に付加されることも十分予定されているものと考えられるから、上記主張は採用できない。
(2) 次に、原告は、本願発明の「プログラム可能レジスタ」は引用例の「ベースレジスタ」に対応するとした審決の認定の誤りを主張するので、この点について検討する。
<１> 原告は、本願発明のプログラム可能レジスタはＤＭＡ手段に複数対１の関係で対応するものであって、引用例のもののように、ベースレジスタとＤＭＡチヤネルの論理アドレスレジスタが１対１の対応関係で設けられているために、プロセッサによって選定されるものでもなければ、一体的に動作するようＤＭＡ手段に固定的に結合されているものでもなく、入出力装置に対して発信されるアクセス承認信号の線に接続され、この信号によって選択される点で引用例のものと相違する旨主張する。
しかし、上記主張は、本願発明のＤＭＡ手段と引用例のＤＭＡチヤネルとの間に、入出力データ転送の制御方式に関するタイプの違い、及び必要なアドレスレジスタの数の違いがあることを前提とするものであるところ、これらの点について格別相違が認められないことは前記認定のとおりであるから、上記主張はその前提において失当であるが、その点は措くとしても、以下述べる理由により、上記主張は理由がないものというべきである。すなわち、
引用例のものでは、複数のＤＭＡチヤネルによりメモリを直接アクセスする電子計算機システムにおいて、アドレス拡張用のビットを付加するために、各ＤＭＡチヤネル、「ＤＭＡ０」、「ＤＭＡ１」に個別に対応してアドレス拡張用レジスタとなるベースレジスタ１１、１２を設けたものであり、「ＤＭＡ０」、「ＤＭＡ１」とベースレジスタ１１、１２とがそれぞれ１対１の対応関係にあるものである（この点については当事者間に争いがない。）。そして、「ＤＭＡ０と「ＤＭＡ１」とは、前述のとおり、それぞれ対応する入出力装置に対してアクセス承認信号を出力し、対応する入出力装置とメモリとの間のデータ経路（チヤネル）の選択的形成とこれを介したデータ転送の制御を行うと共に、それぞれに備えられた論理アドレスレジスタから、データ転送すべきメモリのアドレスを指定するアドレス信号の送出を行うものであり、上記のとおり、ベースレジスタ１１、１２は、アドレス拡張用のビットをアドレス信号に付加すべく「ＤＭＡ０」と「ＤＭＡ１」と１対１の対応関係で設けられているのであるから、少なくとも「ＤＭＡ０」、「ＤＭＡ１」それぞれの付勢に応じて、対応するベースレジスタが選択的に活性化されるものであることは明らかである。
ところで、引用例のものにおいて、論理アドレスレジスタから送出されるアドレス信号と、これに付加されるベースレジスタからのアドレス拡張ビットとは、一体となって拡張アドレス信号を形成するものであるから、論理アドレスレジスタとベースレジスタが１対１の固定的な対応関係にある場合には、原告が主張するように、論理アドレスレジスタの作動に伴ってこれに対応するベースレジスタが一体的に作動されるよう構成して、付勢されるＤＭＡチヤネルに対応するベースレジスタを選択することが考えられないわけではない。
しかしながら、そうであるからといって、それ以外のベースレジスタの選択手法の採用が想定されないとはいえず、次の(a)、(b)の点を考慮すると、引用例のものにおいても、本願発明のようにアクセス承認信号に応働するベースレジスタの選択手法の採用も十分に想定されるものと認めるのが相当である。
(a) 本願発明におけるアクセス承認信号に応働するアドレス拡張用レジスタ（プログラム可能レジスタ）の選択手法も、本願発明の要旨、及び本願明細書中の本願発明の実施例に関する「ＤＡＣＫ線３７乃至３９が付勢ＤＭＡチヤネルに対応するアレイ４０のレジスタのアドレスをアレイ４０の読出アドレス入力端子ＲＡ、ＲＢに与えるようにゲート４２、４４において符号化される。」
（甲第２号証の１添付明細書第１０頁１９行ないし２２行）との記載から明らかなように、複数のチヤネルの動作（複数のデータ経路の選択的形成、制御を行う点で引用例の各ＤＭＡチヤネルの動作と変わりがない。）に応じて、各チヤネルにそれぞれ対応するアドレス拡張用レジスタ（プログラム可能レジスタ）を選択するものである点で、引用例のものにおける論理アドレスレジスタとの一体的動作によるアドレス拡張用レジスタ（ベースレジスタ）の選択手法と基本的に変わりがないこと。
(b) 前記(1)<３>で認定した引用例の記載からすると、一般に電子計算機におけるアドレス拡張技術においては、既存のメモリアクセス装置をできるだけ改変することなく、アドレス拡張機構を付加してアドレス拡張を行うものであると認められ、この点からすると、引用例のものにおいても、アドレス拡張用のベースレジスタを既存のメモリアクセス装置であるＤＭＡチヤネルの外部に付加することは当然予定されているところというべきであり、この場合、各ＤＭＡチヤネルからは、上記したところから明らかなように、ＤＭＡチヤネル外部の各入出力装置に対する個別のアクセス承認信号が出力され、この各出力は対応するＤＭＡチヤネルの付勢を表すものであるから、これを付勢ＤＭＡチヤネルに対応するベースレジスタの活性化に利用することは十分に想定されるものであること。
したがって、本願発明と引用例のものとのアドレス拡張用レジスタの選択手法の違いをいう原告の主張は理由がないものというべきである。
<２> 原告は、本願発明のプログラム可能レジスタは常に拡張アドレスを供給するものであるのに対し、引用例のベースレジスタはその記憶内容を論理アドレスレジスタの上位ビットの値に依存して、拡張アドレスとして使われたり、使われなかったりするものである点で、両者には性質の違いがある旨主張する。
しかしながら、本願発明の特許請求の範囲には、プログラム可能レジスタについて、「第３の複数ビットのアドレス信号を、前記プロセッサから書き込み可能且つ個別に前記アドレス母線に読み出し可能とするように前記アドレス母線に接続された、前記複数のチヤネルに個別に対応する複数のプログラム可能レジスタ」と規定され、またアクセス承認の信号に応働して選択されたプログラム可能レジスタからの第３の複数ビットの読み出し態様について、「前記チヤネルの動作に応働して該選択されたプログラム可能レジスタに書き込まれた前記第３の複数ビットのアドレス信号を前記プログラム可能レジスタから前記アドレス母線に与える」と規定されているだけであって、本願発明のプログラム可能レジスタが、常に拡張アドレスを供給するものであることについては何ら規定していない。
ところで、甲第３号証によれば、引用例の第２図記載のメモリ拡張方法におけるベースレジスタは、その記憶内容が論理アドレスレジスタの上位ビットの値に依存して、拡張アドレスとして使われたり、使われなかったりするものであると認められるが、同号証には、「アドレス拡張方法として、図には示さないが、更に別のやり方がある。つまり拡張用レジスタを別途設置し、これを１６ビットの論理アドレスの上位に無条件に付加する。」（第７欄２行ないし５行）との記載があることが認められ、この記載に係るようなものでは、拡張用レジスタが常に拡張アドレスを供給することになることは明らかであるから、仮に、本願発明のプログラム可能レジスタが常に拡張アドレスを供給するものであるとしても、この点に引用例のベースレジスタとの性質の違いがあるということはできない。
(3) 以上のとおりであって、本願発明の「記憶装置直接アクセス手段」、「プログラム可能レジスタ」は、引用例の「ダイレクトメモリアクセスチヤネル」、「ベースレジスタ」にそれぞれ対応するとした審決の認定に誤りはなく、取消事由１は理由がない。
４ 取消事由２について
(1) 引用例の第２図には、２チヤネルのＤＭＡチヤネルのそれぞれにベースレジスタを設けたものが模式的に記載されていることは当事者間に争いがなく、上記図によれば、動作中のＤＭＡチヤネルに対応したベースレジスタが選択され、そのベースレジスタから拡張アドレス信号が物理アドレスレジスタに入力されているものと認められる。そして、アクセス承認信号により装置を選択することは、ＤＭＡ制御装置においては通常行われている周知慣用技術であること、動作中のチヤネルに対応したレジスタを選択することも、ＤＭＡ制御装置内部で行われている周知慣用技術であること、及び選択回路としてゲート回路や復号回路を用いることも周知慣用技術であることは当事者間に争いがない。
上記各事実によれば、アクセス承認信号によりレジスタを選択する復号手段を構成することは、上記各周知慣用技術を引用例のものに適用することにより、当業者において容易になし得ることと認めるのが相当である。
(2)<１> 原告は、ＤＭＡ制御技術においてアクセス承認信号は、特定の入出力装置に対して発せられるものであるから、本願発明のように、その信号線を復号して、その他の装置を選択するという、本来の目的以外の目的で使用することが周知慣用技術であることにはならない旨主張する。
しかし、上記各周知慣用技術を前提にするならば、本願発明のようにアクセス承認信号によりレジスタを選択する復号手段を構成することを想到することが格別困難なこととは認められない。
また、原告は、引用例のものにおけるアドレス拡張用のベースレジスタは、ＤＭＡ装置内部に論理アドレスレジスタと１対１の対応関係で結合していて、選択の必要性がないのであるから、アドレス拡張のためにベースレジスタを選択するという観念そのものが引用例には存在せず、その選択を殊更ＤＭＡチヤネル装置から外部の入出力装置に向けて出されるアクセス承認信号により行う必要性のないものであり、したがって、引用例においてアクセス承認信号による選択手法を採用することが当業者に想到容易であるとは認められない旨主張する。
しかし、原告の上記主張は、本願発明のＤＭＡ手段と引用例のＤＭＡチヤネルとの間に、入出力データ転送の制御方式に関するタイプの違い、及び必要なアドレスレジスタの数の違いがあることを前提とするものであるところ、これらの点について格別相違が認められないことは前記認定のとおりであるから、上記主張はその前提において失当であるし、前記３項(2)<１>で述べたように、引用例のベースレジスタは、ＤＭＡチヤネル装置内部に論理アドレスレジスタと一体的に設けられているものに限定されるものではなく、ＤＭＡチヤネルの外部に付加されることも予定されており、その場合には、アクセス承認信号による選択が行われることが想定されるから、上記主張は理由がない。
<２> 原告は、本願発明は既存のＤＭＡ手段を利用して、その構成を複雑化することなく、使用できるメモリを飛躍的に増大させることができるという効果を奏する旨主張するが、この効果は、一般的なメモリアドレスの拡張技術によって奏される効果と格別変わりがない。また、原告は、本願発明はプログラムによってプログラム可能レジスタを選択する場合に比べて対応エラーを生じる危険がなく、かつ高速であるという効果を奏する旨主張するが、この効果は、アクセス承認信号によりプログラム可能レジスタを選択する場合に当然に予測される効果にすぎない。
したがって、原告の主張する本願発明の効果はいずれも格別顕著なものとはいえない。
(3) 以上のとおりであって、相違点<４>についての審決の判断に誤りはなく、取消事由２は理由がない。
４ よって、原告の本訴請求は理由がないから棄却することとし、訴訟費用の負担及び上告のための附加期間を定めることについて行政事件訴訟法７条、民事訴訟法８９条、１５８条２項の規定を各適用して、主文のとおり判決する。
（裁判長裁判官 伊藤博 裁判官 濵崎浩一 裁判官 押切瞳）
別紙図面 １
<省略>
<省略>
別紙図面 ２
<省略>