東京高等裁判所 平成８年（行ケ）２３０号 判決 1998年3月12日
東京都千代田区丸の内２丁目２番３号
原告
三菱電機株式会社
代表者代表取締役
北岡隆
訴訟代理人弁理士
竹中岑生
東京都千代田区霞が関３丁目４番３号
被告
特許庁長官
荒井寿光
指定代理人
丸山光信
同
及川泰嘉
同
廣田米男
主文
原告の請求を棄却する。
訴訟費用は原告の負担とする。
事実
第１ 当事者の求めた裁判
１ 原告
(1) 特許庁が平成７年審判第２３４０１号事件について平成８年８月１６日にした審決を取り消す。
(2) 訴訟費用は被告の負担とする。
２ 被告
主文と同旨
第２ 請求の原因
１ 特許庁における手続の経緯
原告は、名称を「半導体記憶装置」とする発明（以下「本願発明」という。）につき、昭和６０年１１月１５日特許出願（昭和６０年特許願第２５７２８０号）したところ、平成７年９月１１日拒絶査定を受けたので、平成７年１１月２日審判を請求し、平成７年審判第２３４０１号として審理された結果、平成８年８月１６日、「本件審判の請求は、成り立たない。」との審決があり、その謄本は平成８年９月１７日、原告に送達された。
２ 本願発明の特許請求の範囲（別紙図面１参照）
複数のメモリセルと、該メモリセルと接続される、相互に平行に設けられた複数本のビット線とを備えたメモリセルアレイを有し、当該ビット線の電位変化により上記メモリセル信号を読出すようにした半導体記憶装置において、
上記メモリセルアレイの端のビット線の隣りの空所に配設されるとともに上記ビット線と同一の形状を有し、複数のメモリセルと接続され、センスアンプあるいはメモリセルとは接続されない擬似ビット線と、
該擬似ビット線を信号読出し時にフローティング状態とするフローティング手段と、
上記擬似ビット線をビット線プリチャージ期間にプリチャージする擬似ビット線プリチャージ手段とを備え、
該擬似ビット線は、該ビット線プリチャージ期間以外の期間には上記フローティング手段によりフローティング状態になることを特徴とする半導体記憶装置
３ 審決の理由の要点
(1) 本願発明
本願発明の目的、効果は、「メモリセルアレイ端のビット線の浮遊容量を、他のビット線の浮遊容量と同じにして信号の読出し余裕の低下を防ぐこと」であり、
本願発明の構成は、
「複数のメモリセルと、該メモリセルと接続される、相互に平行に設けられた複数本のビット線とを備えたメモリセルアレイを有し、当該ビット線の電位変化により上記メモリセル信号を読出すようにした半導体記憶装置において、
上記メモリセルアレイの端のビット線の隣りの空所に配設されるとともに上記ビット線と同一の形状を有し、複数のメモリセルと接続され、センスアンプとは接続されない擬似ビット線と、
該擬似ビット線を信号読出し時にフローティング状態とするフローティング手段と、
上記擬似ビット線をビット線プリチャージ期間にプリチャージする擬似ビット線プリチャージ手段とを備え、
該擬似ビット線は、該ビット線プリチャージ期間以外の期間には上記フローティング手段によりフローティング状態になることを特徴とする半導体記憶装置」である。
なお、特許請求の範囲の欄あるいは〔問題点を解決するための手段〕の欄には、「センスアンプあるいはメモリセルとは接続されない擬似ビット線」と記載されているが、この記載（「・・・あるいは・・・」及び「・・・ない・・・」という記載）では擬似ビット線に何が接続されている必要があるのか擬似ビット線の構成が不明であり、また実施例の説明（本願明細書８頁８行ないし１０行、及び第１図）では「この擬似ビット線には、本来のビット線と同様にメモリセル及び選択ゲートが接続されている」のみであり、それ以外何も（「センスアンプ」も）接続されていないので、上記のように認定する．
また、実施例の記載からみて、上記「フローティング手段」と「擬似ビット線プリチャージ手段」が同一手段（「ＦＥＴＱP」）から成ることは明らかである。
(2) 引用例記載の発明（別紙図面２参照）
昭和５８年特許出願公開第１１１１８３号公報（昭和５８年７月２日特許庁発行、以下「引用例」という。第２Ｄ図及び第２Ｅ図参照）には、第１の発明について、
複数の「メモリセルＭ－ＣＥＬ」と、該「メモリセルＭ－ＣＥＬ」と接続される、相互に平行に設けられた複数本の「データ線ＤＬ1-1、ＤＬ1-1、・・・ＤＬ1-n、ＤＬ1-n」とを備えた「メモリアレイ部」を有し、当該「データ線ＤＬ1-1、ＤＬ1-1、・・・、ＤＬ1-n、ＤＬ1-n」の電位変化により上記メモリセル信号を読出すようにした「ダイナミックＲＡＭ集積回路装置」において、
上記「メモリアレイ部」の端の「データ線ＤＬ1-1、ＤＬ1-n」の隣りの空所に配設されるとともに上記「データ線ＤＬ1-1、ＤＬ1-1、・・・、ＤＬ1-n、ＤＬ1-n」と同一の形状を有し、複数の「メモリセルＭ－ＣＥＬ」と、「ＭＩＳＦＥＴＱ1，ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」と接続され、「ＭＩＳＦＥＴＱs8、ＭＩＳＦＥＴＱs9から成る差動増幅器」とは接続されない「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」と、
該「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」を信号読出し時にフローティング状態とする「ＭＩＳＦＥＴＱs3」と、
上記「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」を「データ線ＤＬ1-1、ＤＬ1-1、・・・、ＤＬ1-n、ＤＬ1-n」プリチャージ期間にプリチャージする「ＭＩＳＦＥＴＱs3」と、
を備えてなる「ダイナミックＲＡＭ集積回路装置」であって、
「メモリアレイ部」の端の「データ線ＤＬ1-1、ＤＬ1-n」の浮遊容量を、他の「データ線ＤＬ1-1、……、ＤＬ1-n」の浮遊容量と同じにして信号の読出し余裕の低下を防ぐことができる、
と記載されている。
なお、引用例の６頁右上欄１３行ないし左下欄１０行の記載及び右下欄１行ないし３行の記載によれば、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」に、複数の「メモリセルＭ－ＣＥＬ」と、「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」を接続し、その動作を「前記第２Ｂ及び第２Ｃ図を参照して説明したものと同様」にするのは、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2の寄生容量Ｃ0を他のデータ線のそれと等しく」するためであり、「最も外側のデータ線ＤＬ1-1、ＤＬ1-nにおけるデータ線間容量を他のデータ線におけるデータ線間容量と等しく２Ｃddとする」ためである。
また、「ＭＩＳＦＥＴＱs8、ＭＩＳＦＥＴＱs9から成る差動増幅器」を「ダミーセンスアンプＤＳＡ」に設けていない理由が、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2の情報が読出される必要はない」ためであることは明らかであり、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」に接続する要素とその動作を他のデータ線のそれと等しくすればする程「最も外側のデータ線ＤＬ1-1、ＤＬ1-nにおけるデータ線間容量を他のデータ線におけるデータ線間容量と等しく」でき、逆に「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」に接続する要素とその動作を他のデータ線のそれと等しくないようにすればする程即ち省略すればする程等しさから遠ざかることも明らかである。
ここで、引用例記載の発明を本願発明の用語で表現する。
引用例記載の発明の「メモリセルＭ－ＣＥＬ」、「メモリアレイ部」は、それぞれ本願発明の「メモリセル」、「メモリセルアレイ」と同義であり、
引用例記載の発明の「データ線ＤＬ1-1、ＤＬ1-1、……、ＤＬ1-n、ＤＬ1-n」、「ＭＩＳＦＥＴＱs8、ＭＩＳＦＥＴＱs9から成る差動増幅器」、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」は、それぞれ本願発明の「ビット線」、「センスアンプ」、「擬似ビット線」と等価であり、
引用例記載の発明の「ダイナミックＲＡＭ集積回路装置」、「ＭＩＳＦＥＴＱs3」は、本願発明の「半導体記憶装置」、「フローティング手段」及び「擬似ビット線プリチャージ手段」に包摂されることを考慮すると、
引用例には、
複数のメモリセルと、該メモリセルと接続される、相互に平行に設けられた複数本のビット線とを備えたメモリセルアレイを有し、当該ビット線の電位変化により上記メモリセル信号を読出すようにした半導体記憶装置において、
上記メモリセルアレイの端のビット線の隣りの空所に配設されるとともに上記ビット線と同一の形状を有し、複数のメモリセルと、「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」と接続され、センスアンプとは接続されない擬似ビット線と、
該擬似ビット線を信号読出し時にフローティング状態とするフローティング手段と、
上記擬似ビット線をビット線プリチャージ期間にプリチャージする擬似ビット線プリチャージ手段と、を備えてなる半導体記憶装置、
であって、
メモリセルアレイ端のビット線の浮遊容量を、他のビット線の浮遊容量と同じにして信号の読出し余裕の低下を防ぐことができる、
という発明が記載されている。
(3) 本願発明の創作可能性
本願発明（以下、「前者」という）と引用例記載の発明（以下、「後者」という）とを比較すると、
両者が、
メモリセルアレイ端のビット線の浮遊容量を、他のビット線の浮遊容量と同じにして信号の読出し余裕の低下を防ぐこと、を目的、効果とし、
複数のメモリセルと、該メモリセルと接続される、相互に平行に設けられた複数本のビット線とを備えたメモリセルアレイを有し、当該ビット線の電位変化により上記メモリセル信号を読出すようにした半導体記憶装置において、
上記メモリセルアレイの端のビット線の隣りの空所に配設されるとともに上記ビット線と同一の形状を有し、複数のメモリセルと接続され、センスアンプとは接続されない擬似ビット線と、
該擬似ビット線を信号読出し時にフローティング状態とするフローティング手段と、
上記擬似ビット線をビット線プリチャージ期間にプリチャージする擬似ビット線プリチャージ手段と、
を備えてなる半導体記憶装置、
を構成要件としている点で一致しており、
<１> 後者が、他のビット線の浮遊容量と同じにする（より等しくする）ために、擬似ビット線に「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」を接続しているのに対して、前者がそのような素子や回路を接続していない点、
<２> 前者が、擬似ビット線を、ビット線プリチャージ期間以外の期間にはフローティング手段によりフローティング状態になるようにしているのに対して、後者がそのようにしているか否か明記されていない点、
で相違している。
したがって、本願発明は、引用例記載の発明において、<１>’擬似ビット線に接続された「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」を捨象し、（「アクティブリストア回路ＡＲ1」の半分の回路を捨象した結果として）<２>’擬似ビット線を、ビット線プリチャージ期間以外の期間にはフローティング手段によりフローティング状態になるようにして、発明をすることができたものである。
(4) 本願発明の創作容易性
上記<１>’、<２>’について検討する。
<１>’について、
(2)で前述したように、引用例において、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」に、「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」を接続し、その動作を「前記第２Ｂ及び第２Ｃ図を参照して説明したものと同様」にするのは、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2の寄生容量Ｃ0を他のデータ線のそれと等しく」するためであり、「最も外側のデータ線ＤＬ1-1、ＤＬ1-nにおけるデータ線間容量を他のデータ線におけるデータ線間容量と等しく２Ｃddとする」ためである。また、「ＭＩＳＦＥＴＱs8、ＭＩＳＦＥＴＱs9から成る差動増幅器」を「ダミーセンスアンプＤＳＡ」に設けていない理由が、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2の情報が読出される必要はない」ためであることは明らかであり、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」に接続する要素とその動作を他のデータ線のそれと等しくすればする程「最も外側のデータ線ＤＬ1-1、ＤＬ1-nにおけるデータ線間容量を他のデータ線におけるデータ線間容量と等しく」でき、逆に「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」に接続する要素とその動作を他のデータ線のそれと等しくないようにすればする程即ち省略すればする程等しさから遠ざかることも明らかである。そして、上記データ線間容量の等しさに厳密さを要求しないとき、上記要素とその動作を省略すればよいことは自明であるので、
引用例記載の発明において、
擬似ビット線に接続された「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」を捨象して本願発明のようにすることは、当業者が容易になし得たことである。
<２>’について、
<１>’のように、引用例記載の発明において、擬似ビット線に接続された「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」を捨象すると、擬似ビット線には、複数のメモリセルと擬似ビット線プリチャージ手段が接続されていることになり、その結果、擬似ビット線は、ビット線プリチャージ期間以外の期間にはフローティング手段によりフローティング状態になるので、
引用例記載の発明において、
<１>’のように、擬似ビット線に接続された「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」を捨象し、擬似ビット線を、ビット線プリチャージ期間以外の期間にはフローティング手段によりフローティング状態になるようにして本願発明のようにすることは、当業者が容易になし得たことである。
(5) 法の適用
以上(1)ないし(4)を総合して判断すると、本願発明は、引用例記載の発明に基づいて当業者が容易に発明をすることができたものであるので、特許法２９条２項の規定により、特許を受けることができない。
４ 審決の取消事由
審決の理由の要点(1)のうち、本願発明の構成を「複数のメモリセルと接続され、センスアンプとは接続されない擬似ビット線」と認定した点及びなお書きにおいて上記認定の理由を述べている点を争い、その余を認める。
同(2)及び(3)は、次の点を争い、その余は認める。
<１> 「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」が「データ線ＤＬ1-1、ＤＬ1-1、……、ＤＬ1-n、ＤＬ1-n」と同一の形状を有しているとして、これに基づき、本願発明と引用例記載の発明が、擬似ビット線が、メモリセルアレイの端のビット線と同一の形状を有している点で一致するとした認定
<２> 引用例記載の発明が「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」を信号読出し時にフローティング状態とする「ＭＩＳＦＥＴＱs3」を備えているとし、「ＭＩＳＦＥＴＱs3」がフローティング手段に包摂されるとして、これに基づき、本願発明と引用例記載の発明が、「該擬似ビット線を信号読出し時にフローティング状態とするフローティング手段」の点で一致するとした認定
<３> 「なお」以下で、ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」に、複数の「メモリセルＭ－ＣＥＬ」と、「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」を接続し、その動作を「前記第２Ｂ及び第２Ｃ図を参照して説明したものと同様」にする目的を認定し、「また、」以下で
「ＭＩＳＦＥＴＱs8、ＭＩＳＦＥＴＱs9から成る差動増幅器」を「ダミーセンスアンプＤＳＡ」に設けていない理由及び「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」に接続する要素とその動作を他のデータ線と等しくした場合の効果を認定している部分及びこれに基づき、相違点<１>において、引用例記載の発明が、擬似ビット線に「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」を接続している理由を、「他のビット線の浮遊容量と同じにする（より等しくする）ため」であるとした認定
<４> 「ＭＩＳＦＥＴＱs8、ＭＩＳＦＥＴＱs9から成る差動増幅器」が「センスアンプ」と等価であるとし、引用例記載の発明の擬似ビット線が「センスアンプとは接続されない」として、これに基づき、本願発明と引用例記載の発明が上記の点で一致するとした認定
<５> 「従って」以下で、本願発明が引用例記載の発明において、<１>’<２>’によって、発明をすることができたとした認定
同(4)のうち、引用例記載の発明において、擬似ビット線に接続された「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」を捨象すると、擬似ビット線には、複数のメモリセルと擬似ビット線プリチャージ手段が接続されていることになることは認め、その余は争う。
審決は、本願発明の要旨の認定を誤り、引用例記載の発明の技術内容を誤認した結果、擬似ビット線が「メモリセルアレイの端のビット線と同一の形状を有し」、「センスアンプとは接続されない」との点で一致点の認定を誤り、また、相違点の判断を誤ったものであって、違法であるから、取り消されるべきである。
(1) 取消事由１（本願発明の要旨の認定の誤り）
本願発明の特許請求の範囲は、疑似ビット線について「センスアンプあるいはメモリセルとは接続されない疑似ビット線」との記載をしており、その意味は、疑似ビット線が、(a)センスアンプとは接続されない疑似ビット線か、(b)メモリセルとは接続されない疑似ビット線かのいずれかである。しかるに、審決は、本願発明の要旨を、疑似ビット線が、「複数のメモリセルと接続され、センスアンプとは接続されない」と誤認し、その認定に基づき、本願発明は引用例記載の発明から当業者が容易に発明をすることができたとの誤った判断をしたものである。
(2) 取消事由２（引用例記載の発明の技術内容の誤認に基づく擬似ビット線の形状の一致点の認定の誤り）
審決は、引用例に「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」が「データ線ＤＬ1-1、ＤＬ1-1、・・・、ＤＬ1-n、ＤＬ1-n」と同一の形状を有する旨の記載があると認定したが、引用例にはそのような記載はない。
データ線の寄生容量は、データ線自身の形状とデータ線に隣接する構成要素及びその配置により決まる。したがって、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」と「データ線ＤＬ1-1、ＤＬ1-n」の寄生容量が等しくても、同一形状であるとはいえないものである。
また、被告は、引用例の第３Ａ図及び第４Ｃ図に、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」と「データ線ＤＬ1-1、ＤＬ1-n」の長さが同一であることが記載されていると主張するが、長さと幅が同一であるかのように図示されていても、その厚さ等については何ら記載されていないから、同一形状とはいえない。
(3) 取消事由３（引用例記載の発明の技術内容の誤認に基づく疑似ビット線とセンスアンプとの接続についての一致点の誤り）
審決は、引用例に「「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」と接続され、センスアンプとは接続されない疑似ビット線」が記載されていると認定した。しかし、「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」はダミーセンスアンプＤＳＡを構成する。そして、ダミーセンスアンプＤＳＡは、センスアンプＳＡの動作と同じセンス動作を行わせるためのものであって、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2の寄生容量Ｃoを他のデータ線のそれと等しく」して、信号の読出し余裕の低下を防ぐこととは関係がない。そして、このダミーセンスアンプＤＳＡは、この動作により電流消費が生ずる。そうすると、ダミーセンスアンプＤＳＡもセンスアンプであるから、引用例記載の発明の疑似ビット線はダミーセンスアンプというセンスアンプに接続されているというべきである。したがって、審決が、「センスアンプとは接続されない疑似ビット線」を本願発明と引用例記載の発明の一致点と認定したことは誤りである。
被告は、ダミーセンスアンプＤＳＡは、上記差動型センスアンプＳＡの約半分の回路素子で構成されることになるので、センス動作は行われないものであると主張する。しかしながら、ダミーセンスアンプＤＳＡは、差動型センスアンプＳＡの約半分の回路素子で構成されているにしても、差動的に動作する二つの対をなすセンスアンプ要素を有する差動型センスアンプＳＡにおけるセンスアンプ要素のうち一つのセンスアンプ要素を有し、センスアンプ要素の動作を行うものであるから、被告の主張は誤りである。引用例の第２Ｅ図に示される実施例は、「この実施例回路の動作は、前記第２Ｂ及び第２Ｃ図を参照して説明したのと同様である」（引用例６頁右下欄１行ないし２行）と記載されているとおり、第２Ｂ及び第２Ｃ図と同様に動作するものであって、差動形としての動作ではないにしろ、「センス動作を行う」（センス機能を有する）ものであることが明らかである。
(4) 取消事由４（相違点の判断誤り）
審決は、引用例記載の発明において、疑似ビット線に接続された「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」を捨象して本願発明のようにすることが容易であると判断した。しかし、引用例には、上記回路等の要素を捨象することについての記載は一切ない。また、上記(3)記載のとおり、上記回路等の要素は、ダミーセンスアンプＤＳＡを構成するものであり、センス動作と同様の動作を行わせるためのものであって、ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2の寄生容量を他のデータ線のそれと等しくして信号の読出し余裕の低下を防ぐこととは関係がない。したがって、上記回路等の要素の全てがデータ線間容量を等しくすることに関係するとは限らないから、データ線間容量の等しさに厳密さが要求されていないことが、上記回路等の要素とその動作を省略することには結び付かない。
引用例記載の発明は、疑似ビット線にダミーセンスアンプを接続するものであり、ダミーセンスアンプはセンス動作と同様の動作を行わせるためのものであって、このセンス動作により不要な消費電流を生じ得るものである。このような引用例記載の発明から、より簡単な構成、より低い消費電流で、メモリセルアレイ端のビット線の動作マージン低下の問題を解決できる本願発明の構成は容易に想到できない。
また、引用例には、フローティング手段につき何ら記載がない。審決は、本願発明の実施例の記載からみて、フローティング手段と疑似ビット線プリチャージ手段が同一手段からなることを理由に、引用例記載の発明のダイナミックＲＡＭ集積回路装置、「ＭＩＳＦＥＴＱs3」が本願発明の半導体記憶装置、フローティング手段、及び疑似ビット線プリチャージ手段に包摂されるとして、相違点<２>の判断を行っているものと思われるが、本願発明の実施例においてフローティング手段と疑似ビット線プリチャージ手段が同一手段からなるとしても、引用例においてフローティング手段と疑似ビット線プリチャージ手段が同一手段からなるとはいえないから、引用例記載の発明にフローティング手段が存在することを前提とする審決の認定は誤りである。
さらに、本願発明は、ビット線と同一の形状を有し、センスアンプあるいはメモリセルとは接続されない擬似ビット線を信号読出し時にフローティング状態とする旨の特有の構成要件に基づき、簡単な構成、より低い消費電流で、メモリセルアレイ端のビット線の動作マージン低下の問題を解決することができる旨の特別顕著な作用効果を奏し得るものであり、引用例記載の発明と本質的に異なるものである。
第３ 請求の原因に対する認否及び被告の主張
１ 請求の原因１ないし３の事実は認める。同４は争う。
２ 被告の主張
(1) 取消事由１について
本願発明の特許請求の範囲の記載である「センスアンプあるいはメモリセルとは接続されない疑似ビット線」の意味が、疑似ビット線が、(a)センスアンプとは接続されない疑似ビット線か、(b)メモリセルとは接続されない疑似ビット線かのいずれかであることは認める。しかし、「センスアンプあるいはメモリセルとは接続されない疑似ビット線」という記載は、否定的表現を更に選択的に表現したものであり、否定的表現では、疑似ビット線に何が接続されている必要があるのか、疑似ビット線の構成が不明であることに変わりはない。すなわち、本願明細書の記載では、発明の要旨が明確であるとはいえないのである。そして、明細書の実施例を参照すれば、実施例では疑似ビット線についての構成が明記されているから、審決はこれにより、疑似ビット線についての構成を、「複数のメモリセルと接続され、センスアンプとは接続されない疑似ビット線」と認定したのである。
仮に、本願発明の要旨が原告主張のとおりであるとしても、審決が認定した「複数のメモリセルと接続され、センスアンプとは接続されない疑似ビット線」の構成は、特許請求の範囲の記載の構成に包摂される。そして、審決発明が引用例記載の発明に基づいて当業者が容易に発明をすることができた以上、審決発明を包摂する本願発明も、引用例記載の発明に基づいて当業者が容易に発明をすることができたものであることに変わりはないから、審決には、取り消さなければならない程の違法性はない。
(2) 取消事由２について
データ線の寄生容量は、データ線自身の形状とデータ線に隣接する構成要素及びその配置により決まる。そして、引用例の第２Ｄ図及び第２Ｅ図の実施例における「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」と、「最も外側のデータ線ＤＬ1-1、ＤＬ1-n」とは、構成要素及び配列が同一であり、しかも寄生容量（Ｃo、Ｃdd、Ｃdw）も等しいことが記載されている。したがって、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」と、「データ線ＤＬ1-1、ＤＬ1-n」の寄生容量が等しく、構成要素及び配列が同一である以上、形状が同一であることは明らかである。
また、引用例には、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」と、「データ線ＤＬ1-1、ＤＬ1-n」の長さが同一であること（第３Ａ図参照）と、「ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2」と、「データ線ＤＬ1-1、ＤＬ1-n」の幅が同一であること（第４Ｃ図参照）が記載されており、材料も同一のアルミニウムであり、寄生容量も等しい。長さと幅と材料が同じであり、寄生容量も同じである以上、その厚さが異なることは考えられないから、両者の形状が同一であることは明らかである。
(3) 取消事由３について
原告は、ダミーセンスアンプＤＳＡは、センスアンプＳＡの動作と同じセンス動作を行うと主張するが、この主張は正確ではない。審決が認定した対象は、引用例の第２Ｄ図及び第２Ｅ図の実施例であり、引用例には「第２Ｅ図には、・・・したがって、ダミーセンスアンプＤＳＡは、上記差動型センスアンプＳＡの約半分の回路素子で構成されることになる」（６頁左上欄１１行ないし２０行）ので、ダミーセンスアンプＤＳＡには差動型センスアンプは形成されず、センス動作は行われない。
(4) 取消事由４について
原告は、疑似ビット線に接続された「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱs1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱs9」は、ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2の寄生容量を他のデータ線のそれと等しくして信号の読出し余裕の低下を防ぐこととは関係がない旨主張するが、なぜ関係がないといえるのか、その根拠を欠くものである。引用例には、「上記ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2には、・・・センスアンプを構成する回路素子の一部で構成されたダミーセンスアンプＤＳＡが接続されている。これにより、ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2の寄生容量Ｃoを他のデータ線のそれと等しくしている」（６頁右上欄１３行ないし左下欄２行）、「上記ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2は、上記最も外側のデータ線ＤＬ1-1、ＤＬ1-nにおけるデータ線間容量を他のデータ線間容量と等しく２Ｃddとするために設けられるもの」（６頁左下欄３行ないし７行）、「この実施例回路の動作は、前記第２Ｂ及び第２Ｃ図を参照して説明したものと同様である」とそれぞれ記載されている。そして、ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2の寄生容量を他のデータ線のそれと等しくすると、信号の読出し余裕の低下を防ぐことができることは当業者に自明である。したがって、原告の主張は失当である。
第４ 証拠
証拠関係は、本件記録中の書証目録に記載のとおりであるから、これを引用する。
理由
第１ 請求の原因１ないし３の事実は当事者間に争いがない。
第２ 本願発明の概要
いずれも成立に争いのない甲第３号証中の本願明細書、甲第５号証（平成７年５月２９日付手続補正書）及び甲第７号証（同年１２月４日付手続補正書）によれば、本願明細書に記載された本願発明の概要は以下のとおりと認められる。
１ 本願発明は、ダイナミック型ＭＯＳＲＡＭ等の半導体記憶装置に関し、特にメモリセルアレイ端のデータ線につながるメモリセルの読出し時の動作余裕の低下を防ぐようにしたものに関する。（本願明細書２頁３行ないし６行）
第２図は、従来のダイナミック型半導体記憶装置の構成例を示す。（本願明細書２頁９行ないし１０行）
第３図に第２図の回路の動作タイミングを示す。ビット線対ＢＬ、ＢＬはプリチャージ信号φPRCによりプリチャージ電位ＶPRCにプリチャージされる。本半導体記憶装置がアクティブ・サイクルに入ると、プリチャージ信号φPRCは“Ｌ”となり、ビット線は開放（ｆｌｏａｔｉｎｇ）状態となる。次に、例えばワード線φW0、ダミーワード線φD1が“Ｈ”になり、ワード線φW1、ダミーワード線φD0が“Ｌ”のままであると、ビット線ＢＬはその浮遊容量ＣBLとダミーセルＤＣ１の容量ＣD1との比で決まる値だけ電位が下がる。さらにセンスアンプ活性化信号φSが“Ｈ”になり、センスアンプＳＡ１が活性化されると、ビット線ＢＬは“Ｌ”（接地レベル）になり、センスが完了する。（本願明細書３頁１２行ないし４頁１４行）
第４図に示すように、メモリセルアレイ端のビット線ＢＬ1、該ビット線ＢＬ1の隣にこれと対をなすビット線ＢＬ1、さらにその隣にビット線対ＢＬ2、ＢＬ2が配置されている場合、ＢＬ1、ＢＬ2、ＢＬ2・・・等の、両隣にビット線が配置されているビット線のセンス時の浮遊容量ＣB1、ＣB2、ＣB2は全て同じと考えてよいが、メモリセルアレイの端に配置されているビット線ＢＬ1に対する浮遊容量ＣB1は、これらと異なる。例えば、ＢＬ1の左側に信号配線が十分な距離を介して存在する場合、
ＣB1＜ＣB1 ・・・(1)
となり、該浮遊容量のアンバランスにより該ビット線ＢＬ1につながるメモリセルの読出し余裕が低下することとなる。
また、かかるアンバランスを解消するために・・・開発された半導体メモリ装置では、ビット線ＢＬ1の左側に例えばビット線間隔(1)と同程度の距離をおいて信号配線を設けるようにしているが、この半導体メモリ装置においては、該信号配線が固定電位であるために、
ＣB1＞ＣB1 ・・・(2)
となる。何故ならば、ビット線ＢＬ1、ＢＬ1、ＢＬ2、ＢＬ2・・・は前述の如く、センス時には開放（ｆｌｏａｔｉｎｇ）状態であり、したがってビット線ＢＬ1についてみると、ＢＬ1側に寄生する浮遊容量の方が大きくなり、したがってビット線ＢＬ1の浮遊容量は他のビット線の浮遊容量より大きくなるからである。このように上記(1)、(2)のいずれの場合も、メモリセルアレイ端のビット線対ＢＬ1、ＢＬ1の浮遊容量がバランスせず、これによりこのビット線の動作余裕が低下し、誤動作に至ることになる。（本願明細書４頁１６行ないし６頁１１行、平成７年１２月４日付手続補正書２頁５行）
従来の半導体記憶装置は以上のように構成されているので、メモリセルアレイ端ではビット線の浮遊容量が他のビット線の浮遊容量とは異なるために、信号の読出し余裕が低下するという問題点があった。本願発明は、上記のような問題点を解消するためになされたもので、メモリセルアレイ端のビット線の浮遊容量を、他のビット線の浮遊容量と同じにして信号の読出し余裕の低下を防ぐことができる半導体メモリ装置を得ることを目標とする。（本願明細書６頁１３行ないし７頁１行）
２ 本願発明に係る半導体メモリ装置は、本願発明の特許請求の範囲記載の構成としたものである。（平成７年１２月４日付手続補正書２頁９行ないし１８行）
３ 本願発明においては、本来のビット線と同一形状を有し、センスアンプあるいはメモリセルとは接続されない擬似ビット線がメモリセルアレイ端のビット線の隣の空所に配置されており、これがビット線プリチャージ信号によりプリチャージされ、信号読出し時に開放（フローティング）状態になるから、メモリセルアレイ端のビット線の浮遊容量と同じになる。（本願明細書７頁１２行ないし１７行、平成７年５月２９日付手続補正書２頁１８行ないし２０行）
本願発明によれば、メモリセルアレイ端のビット線対のセンス動作余裕を損なうことのない半導体記憶装置が得られる効果がある。（本願明細書９頁１６行ないし１９行）
第３ 審決の取消事由について
１ 取消事由１について
本願発明の特許請求の範囲は、疑似ビット線について「センスアンプあるいはメモリセルとは接続されない疑似ビット線」というものであること及びその意味が、疑似ビット線が、(a)センスアンプとは接続されない疑似ビット線か、(b)メモリセルとは接続されない疑似ビット線かのいずれかであることは当事者間に争いがない。
そうすると、上記「センスアンプあるいはメモリセルとは接続されない疑似ビット線」との記載の技術的意義は、上記(a)又は(b)の構成を備えている趣旨であることが一義的に明確に理解できるから、本願発明の要旨は特許請求の範囲の記載のとおりに解すべきであって、これを「複数のメモリセルと接続され、センスアンプとは接続されない疑似ビット線」とした審決の認定は誤りである。
しかしながら、審決の認定に係る「複数のメモリセルと接続され、センスアンプとは接続されない擬似ビット線」は上記(a)の構成である「センスアンプとは接続されない擬似ビット線」に含まれるから、本願発明の要旨とする構成を備えているものである。そうすると、審決は、本願発明を限定して解釈した上で、なおかつ引用例記載の発明から当業者が容易に想到し得たと判断していることになるのであるから、本願発明の要旨を正しく認定して判断したとしても、審決の結論は変わらないことは明らかである。したがって、審決の上記誤りは、審決の結論に影響を及ぼしていないから、審決を取り消すべき事由には当らないというべきである。
２ 取消事由２について
(1) 成立に争いのない甲第２号証（引用例）によれば、引用例には次の記載があることが認められる。
<１> 「この発明は、ＭＩＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）で構成されたＤ－ＲＡＭ（ダイナミック型ランダム・アクセス・メモリ）集積回路装置に関する。」（１頁右下欄３行ないし６行）
２交点セル方式のＤ－ＲＡＭにおいて、「ワード線ＷＬと一対のデータ線ＤＬ、ＤＬとの間にそれぞれ寄生容量Ｃdwが形成される。
したがって、ワード線ＷＬがハイレベルに立ち上がるとき、データ線ＤＬ、ＤＬにカップリングノイズが発生する。このカップリングノイズが一対のデータ線ＤＬ、ＤＬに等しく発生すれば、差動型センスアンプＳＡによって相殺させることができる。このため、従来のＤ－ＲＡＭでは、上記ワード線ＷＬとデータ線ＤＬ、ＤＬとの間の寄生容量Ｃdw及び各データ線ＤＬ、ＤＬの寄生容量Ｃoを等しくするように設計されるものであった。」（２頁左上欄７行ないし１７行）
しかし、「上記データ線ＤＬ、ＤＬ等には、データ線間容量Ｃddが形成されるものである。この寄生容量Ｃddによって、メモリアレイ部の最も外側のデータ線ＤＬ1-1及びＤＬ1-nについては、それぞれ寄生容量Ｃddが接続されるのに対し、その両側にデータ線が配置されるデータ線ＤＬ1-1ないしＤＬ1-nについては、等価的に２倍の寄生容量Ｃddが接続されることになる。
したがって、最も外側の一対のデータ線ＤＬ1-1、ＤＬ1-1及びＤＬ1-n、ＤＬ1-nにおいて、上記データ線間容量Ｃddにアンバランスが生じることになる。この寄生容量Ｃdd、２Ｃddのアンバランスは、当然のようにデータ線へのカップリングノイズにアンバランスを生じせしめることになる。」（２頁右上欄１行ないし１７行）
「この発明の目的は、ワード線選択動作及び基板バイアス電圧の変動により一対のデータ線に生じるカップリングノイズを等しくするようにしたＤ－ＲＡＭ集積回路装置を提供することにある。」（２頁左下欄１５行ないし右下欄１行）
<２> ２本（一対）のダミーデータ線を用いる実施例（第２Ａ図及び第２Ｂ図）と１本のダミーデータ線を用いる実施例（第２Ｄ図及び第２Ｅ図）に関し、
「この実施例（判決注 第２Ａ図）では、上記メモリアレイ部における最も外側に配置された一対のデータ線ＤＬ1-1、ＤＬ1-1及びＤＬ1-n、ＤＬ1-nにおける前述のようなデータ線間容量の不均一をなくすために、それぞれ一対のダミーデータ線ＤＤＬ1-1、ＤＤＬ1-1及びＤＤＬ1-2、ＤＤＬ1-2が設けられている。
すなわち、上記一対のダミーデータ線ＤＤＬ1-1、ＤＤＬ1-1及びＤＤＬ1-2、ＤＤＬ1-2は、上記最も外側に配置されたデータ線ＤＬ1-1、ＤＬ1-nのさらに外側に、他のデータ線と同様な配列の下に設けられるものである。
これらのダミーデータ線ＤＤＬ1-1、ＤＤＬ1-1及びＤＤＬ1-2、ＤＤＬ1-2には、その寄生容量Ｃoを他のデータ線と等しくするために、メモリセル、ダミーメモリセル、センスアンプＳＡ及びカラムスイッチ用ＭＯＳトランジスタＱ1、Ｑ1、Ｑ2、Ｑ2が設けられている。また、寄生容量Ｃdwも等しくするため、各ワード線は上記ダミーデータ線とも交差するように形成されている。
上記ダミーデータ線は、上記最も外側のデータ線ＤＬ1-1及びＤＬ1-nにおけるデータ線間容量を他のデータ線と等しく２Ｃddとするために設けられるものであるのでダミーデータ線の情報が読出される必要はない。したがってダミーデータ線ＤＤＬ1-1、ＤＤＬ1-1およびＤＤＬ1-2、ＤＤＬ1-2に接続されるカラムスイッチ用ＭＯＳトランジスタＱ1、Ｑ1、Ｑ2、Ｑ2は、オフ状態に保たれる。」（３頁左上欄１６行ないし左下欄３行）
「第２Ｄ図には、他の要部一実施例のブロック図が示されている。
この実施例では、上記第２Ａ図の実施例と異なり、上記メモリアレイにおける最も外側のデータ線ＤＬ1-1、ＤＬ1-nの外側に設けられるダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2のようにそれぞれ１本で構成されている。これにより、各データ線について合成線間容量を少ないダミーデータ線で等しくしている。また、上記ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2には、第２Ａ図のダミーデータ線ＤＤＬ1-1及びＤＤＬ1-2と同様にメモリセルＭ－ＣＥＬ、ダミーセルＤ－ＣＥＬ及びカラムスイッチ用ＭＯＳトランジスタＱ1、Ｑ2が接続され、センスアンプを構成する回路素子の一部で構成されたダミーセンスアンプＤＳＡが接続されている。これにより、ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2の寄生容量Ｃoを他のデータ線のそれと等しくしている。
上記ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2は、上記最も外側のデータ線ＤＬ1-1、ＤＬ1-nにおけるデータ線間容量を他のデータ線におけるデータ線間容量と等しく２Ｃddとするために設けられるものであり、ダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2の情報が読出される必要はない。したがってダミーデータ線は、コモンデータ線ＣＤＬ1、ＣＤＬ1に接続されていない。」（６頁右上欄５行ないし左下欄１０行）
<３> 「第３Ａ図は、約６４Ｋビットのメモリセルを、・・・（３２Ｋビット）の記憶容量を持つ２つのメモリセルマトリクス（メモリアレイＭ－ＡＲＹ1、Ｍ－ＡＲＹ2）に分けて配列したＤ－ＲＡＭ回路構成図を示している。この図における主要なブロックは実際の幾何学的な配置に合わせて描かれている。」（６頁右下欄４行ないし１１行）
「この実施例において、メモリアレイＭ－ＡＲＹ1及びＭ－ＡＲＹ2の最も外側、言い換えれば最上部及び最大部にそれぞれダミーデータ線ＤＤＬ1-1、ＤＤＬ1-2、ＤＤＬ2-1、ＤＤＬ2-2・・・が設けられている。」（７頁右上欄１９行ないし左下欄第４行）
<４> 「第２Ａ図及び第２Ｂ図の実施例に従ったメモリアレイＭ－ＡＲＹおよびダミーアレイＤ－ＡＲＹのレイアウトパターンを第４Ａ図に従って説明する。」（８頁左上欄９行ないし１２行）
第４Ａ図に関し、「アルミニウム層１０によって形成されたところのダミーデータ線ＤＤＬ1-1、ＤＤＬ1-1及びデータ線ＤＬ1-1、ＤＬ1-1が、第４Ａ図に示すように上記電源供給源Ｖcc-Lとほぼ平行に延びている。」（８頁左下欄９行ないし１３行）
<５> 「第４Ｃ図には、第２Ｄ図及び第２Ｅ図の実施例に従ったメモリアレイＭ－ＡＲＹおよびダミーアレイＤ－ＡＲＹのレイアウトパターン図が示されている。
この実施例での基本的レイアウトは、第４Ａ図と同様である。ただ、第２Ｄ図、第２Ｅ図の実施例では、１本のダミーデータ線ＤＤＬ1-1で構成されることに伴い、第２本目からデータ線ＤＬ1-1が構成されている。」（９頁左下欄１６行ないし右下欄４行）
<６> 第３Ａ図には、ダミーデータ線（ＤＤＬ1-1等）が、メモリアレイＭ－ＡＲＹ1及びＭ－ＡＲＹ2の最も外側に、その長さが、データ線（ＤＬ1-1等）と等しく描かれており、第４Ａ図、第４Ｃ図には、ダミーデータ線（ＤＤＬ1-1等）の幅がデータ線（ＤＬ1-1等）と等しく描かれている。
(2) 上記記載によれば、引用例１の第２Ａ図及び第２Ｂ図記載のダミーデータ線は、他のデータ線と同様に配列され、ダミーデータ線の寄生容量Ｃoを他のデータ線と等しくするために他のデータ線と同様の回路素子を接続し、他のデータ線と同一の材料（アルミニウム）からなり、長さも幅も同一であるから、他のデータ線と同一の形状のものであること、並びに第２Ｄ図及び第２Ｅ図記載のダミーデータ線は、第２Ａ図及び第２Ｂ図記載のそれとは、外側のデータ線の外側に設けられるダミーデータ線が１本で構成されていること、及びそれに伴い、ダミーデータ線の寄生容量Ｃoを他のデータ線と等しくするために接続する回路素子を一部としている点が異なるだけで、それ以外は、材質、形状も同一であることが認められる。したがって、引用例の第２Ｄ図及び第２Ｅ図記載のダミーデータ線は、他のデータ線と同一の形状を有しているというべきである。
(3) もっとも、原告は、寄生容量が等しい場合でも同一形状であるとはいえないし、長さと幅が同一であるか、のように図示されている場合でもその厚さ等については記載されていないから同一形状とはいえないと主張する。
しかし、引用例記載の発明のダミーデータ線が他のデータ線と同じ寄生容量を有しており、材料、長さ、幅、配列が同一である以上、その厚さが異なるとは考えがたい。したがって、原告の主張は採用できない。
３ 取消事由３について
(1) 原告は、引用例記載の発明の擬似ビット線に「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2、「ＭＩＳＦＥＴＱＳ1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱS9」が接続されていることに関し、上記素子や回路がダミー「センスアンプ」であるから、引用例記載の発明の擬似ビット線には「センスアンプ」が接続されているとして、審決が「センスアンプとは接続されない疑似ビット線」を本願発明と引用例記載の発明の一致点とした認定を誤りであると主張する。
(2) しかしながら、審決は、引用例記載の発明には、擬似ビット線に「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱS1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱS9」が接続されているのに対し、本願発明ではそのような素子や回路が接続されていない点を相違点としてあげ、上記相違点について判断している。したがって、審決は、上記「「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱS1、」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱS9」」ないしダミー「センスアンプ」の接続については、一致点として認定していないのであるから、これをダミー「センスアンプ」と呼ぶか否かは、言葉だけの問題にすぎず、仮に、原告主張のとおり、ダミー「センスアンプ」と呼ぶべきであるとしても、そのことは、審決の結論に影響を与えるものではない。
以上のとおりの、原告主張に係る取消事由３は審決取消事由とはならないから、原告の主張は採用できない。
(3) のみならず、上記ダミーセンスアンプをセンスアンプということはできない。
すなわち、前掲甲第３号証によれば、本願発明のセンスアンプは、メモリセルの記憶情報を読出すためにセンスをするものであることが認められるところ、前掲甲第２号証によれば、引用例には、「情報の読み出しは、ＭＩＳＦＥＴＱMをＯＮにしてＣSを共通のカラムデータ線ＤＬにつなぎ、データ線ＤＬの電位がＣSに蓄積された電荷量に応じてどのような変化が起きるかをセンスすることによって行われる。」（３頁左下欄１３行ないし１７行）「ＳＡ1はアドレス時に生ずるこのような電位変化の差を、タイミング信号（センスアンプ制御信号）φPAで決まるセンス期間に拡大するセンスアンプであり（動作は後述する）、一対の平行に配置された相補データ線ＤＬ1-1、ＤＬ1-1にその入出力ノードが結合されている。」（４頁左上欄末行ないし右上欄５行）「センスアンプの動作 このセンスアンプＳＡ1は１対の交差結合されたＭＩＳＦＥＴＱS8、ＱS9、を有し、それらの正帰還作用により、微少な信号を差動的に増幅する。」（４頁左下欄１０行ないし１４行）「アドレッシングの際、一旦破壊されたメモリセルの記憶情報は、このセンス動作によって得られたＶＨもしくはＶＬの電位をそのまま受け取ることによって回復する（再書き込みされる）。」（４頁右下欄５行ないし８行）との記載があることが認められ、上記記載によれば、引用例記載の発明においては、１対の交差結合されたＭＩＳＦＥＴＱS8、ＱS9が、正帰還作用により微少な信号を差動的に増幅するセンスを行うものと認められる。
ところが、ダミﾄーセンスアンプは、ＭＩＳＦＥＴＱS8を欠き、センスを行うことはないから、これをセンスアンプということはできないものである。したがって、原告の主張は、この点でも失当である。
４ 取消事由４について
(1) 擬似ビット線に接続された「ＭＩＳＦＥＴＱ1、ＭＩＳＦＥＴＱ2」、「ＭＩＳＦＥＴＱS1」、「アクティブリストア回路ＡＲ1」の半分の回路、及び「ＭＩＳＦＥＴＱS9」を捨象する点について
前掲甲第２号証によれば、引用例には、「ダミーデータ線の寄生容量Ｃoは、前記メモリセル、ダミーセル、センスアンプに換え、これらと等価な容量手段で置き換えるものとしてもよい。」（１０頁右上欄７行ないし１０行）と記載されていることが認められる。また、引用例には、２本のダミーデータ線を用いる実施例（第２Ａ図及び第２Ｂ図）と１本のダミーデータ線を用いる実施例（第２Ｄ図及び第２Ｅ図）が記載され、前者のダミーデータ線にはセンスアンプＳＡが接続され、後者のダミーデータ線には、センスアンプを構成する回路素子の一部で構成されたダミーセンスァンプＤＳＡが接続されていることは、前記２(1)<２>において認定のとおりである。
そうすると、第２Ｄ図及び第２Ｅ図においては、寄生容量を等しくする回路要素であるセンスアンプの一部の回路を捨象しているというべきであるから、引用例は、寄生容量を等しくする必要性の程度によっては、上記のような回路要素を変更し、これを捨象する場合があることを示唆するものと認められる。
したがって、引用例記載の発明のダミーセンスアンプを構成する回路要素を捨象することは当業者が容易になし得たものいうべきである。
(2) フローティング手段について
引用例記載の発明が、「擬似ビット線をビット線プリチャージ期間にプリチャージする擬似ビット線プリチャージ手段」を備えることには当事者間に争いはないところ、前掲甲第２号証によれば、上記擬似ビット線プリチャージ手段は、引用例第２Ｅ図では、ダミーセンスアンプＤＳＡのＭＩＳＦＥＴＱS3であり、それはセンスアンプのプリチャージ手段ＭＩＳＦＥＴＱS2、ＭＩＳＦＥＴＱS3の約半分の回路であると認められる。
また、前掲甲第２号証によれば、引用例には、「ブリチャージ期間 φPCがハイレベルのとき（ＶCCより高い）ＭＩＳＦＥＴＱS2、ＱS3が導通し、相補データ線対ＤＬ1－1、ＤＬ1－1の浮遊容量ＣoがＶCCに予充電される。」（５頁１５行ないし１９行）との記載があることが認められ、右記載に引用例第２Ｃ図を参照すれば、プリチャージ手段であるＭＩＳＦＥＴＱS3は、データ線プリチャージ期間にタイミング信号（プリチャージ制御信号）φPCがハイレベルとなることにより導通して、ダミーデータ線ＤＤＬ1-1をプリチャージ電位ＶＣＣにプリチャージし、データ線プリチャージ期間以外の期間に入ると、タイミング信号（プリチャージ制御信号）φPCはローレベルとなり、ＭＩＳＦＥＴＱS3は不導通となることが認められる。
そうすると、ＭＩＳＦＥＴＱS3は、プリチャージ期間は導通するが、それ以外の期間は不導通というべきである。
そして、引用例に、「情報の読み出しは、ＭＩＳＦＥＴＱMをＯＮにしてＣSを共通のカラムデータ線ＤＬにつなぎ、データ線ＤＬの電位がＣSに蓄積された電荷量に応じてどのような変化が起きるかをセンスすることによって行われる。」との記載があることは前認定のとおりであるところ、上記記載によれば、引用例記載の発明は、データ線からの情報の読出しに当っては、データ線をプリチャージした後フローティング状態のデータ線電位にメモリーセルのキャパシタの端子電位を重畳した電位を読出すのであるから、読出し時にはデータ線はフローティング状態であるから、ダミーデータ線も上記読出し時にはフローティング状態にあることが認められる。
したがって、ダミーデータ線がフローティング状態にあるのは、ＭＩＳＦＥＴＱS3が不導通であることの結果であることは明らかであるから、ＭＩＳＦＥＴＱS3は、「擬似ビット線を信号読出し時にフローティング状態とするフローティング手段」に相当するというべきである。
もっとも、前掲甲第２号証によれば、引用例には、「論理“１”レベルの回復しかしながら、ＶHがＶCCに対して一定以上落ち込むと、何回か読出し、再書き込みを繰り返しているうちに論理“０”として読み取られるところの誤動作が生じる。この誤動作を防ぐために設けられたのがアクティブリストア回路ＡＲ1であり、このＡＲ1は、ＶＬに対しては何らの影響を与えずＶHのみを選択的にＶCCの電位にブーストする働きがある。」（４頁右下欄９行ないし１７行）との記載があることが認められ、上記記載によれば、引用例記載の発明においては、ダミーセンスアンプのアクティブリストア回路ＡＲ1の半分が動作してＶHをＶCCの電位にブーストする場合に、フローティング状態が破られることが認められるけれども、アクティブリストア回路ＡＲ1の半分を捨象すれば、フローティング状態が破られることもなくなるため、ビット線プリチャージ期間以外の期間にはフローティング手段によりフローティング状態となることは明らかである。そして、アクティブリストア回路ＡＲ1の半分を捨象することが容易であることは、前記(1)において認定したとおりであるから、「擬似ビット線をビット線プリチャージ期間以外の期間にはフローティング手段によりフローティング状態になるようにしている」ことも、当業者が容易に想到できたものというべきである。
(3) さらに、原告は、本願発明について、簡単な構成、より低い消費電流で、メモリセルアレイ端のビット線の動作マージン低下の問題を解決することができる旨の特別顕著な作用効果を奏し得ると主張するが、原告主張の作用効果は、本願発明の構成から当業者が容易に予測しうる範囲にあることは明らかであるから、原告の主張は理由がない。
５ 以上のとおり、本願発明は引用例記載の発明に基づいて当業者が容易に発明をすることができたものとした審決の認定判断に誤りはなく、審決には厚告主張の違法はない。
第４ よって、原告の本訴請求は理由がないからこれを棄却することとし、訴訟費用の負担について行政事件訴訟法７条、民事訴訟法６１条を適用して、主文のとおり判決する。
（口頭弁論終結の日・平成１０年２月２６日）
（裁判長裁判官 竹田稔 裁判官 持本健司 裁判官 山田知司）
別紙図面１（第２図～第４図は従来例）
<省略>
<省略>
別紙図面２（第１図は従来例）
<省略>
<省略>
<省略>